Conception d'un réseau sur puce optimisé en latence

par Mohamed Fehmi Chatmen

Thèse de doctorat en Électronique

Sous la direction de Adel Baganne et de Rached Tourki.

Soutenue le 10-09-2016

à Lorient en cotutelle avec l'Université de Monastir (Tunisie) , dans le cadre de École doctorale Santé, information-communication et mathématiques, matière (Brest, Finistère) , en partenariat avec Laboratoire des sciences et techniques de l'information, de la communication et de la connaissance [Lorient] (laboratoire) .

Le président du jury était Anis Sakly.

Le jury était composé de Habib Mehrez.

Les rapporteurs étaient Jean-Philippe Diguet, Ridha Bouallegue.


  • Résumé

    Afin de connecter les différents composants dans une puce, le réseau sur puce a supplanté le bus pour les applications complexes nécessitant une large bande passante. Plusieurs travaux de recherches ont essayé de développer ces réseaux. On évalue le réseau à l’aide de critères de performances tels que la latence moyenne, la surface en silicium requise, la puissance consommée et les qualités de services présentés. La topologie la plus adoptée par la plupart des travaux de recherche est la topologie MESH à 2 dimensions mais cette topologie a montré des insuffisances surtout dans le cas d’un réseau de taille limitée. Ces insuffisances pourraient être contournées par la nouvelle technologie des circuits intégrés à 3 dimensions. Toutefois cette technologie a aussi montré ses limites au niveau de la technologie de fabrication dû à l’emploi massif des TSV (Through SiliconVia) nécessaires à la communication inter- couches. Ces derniers ne peuvent être utilisés qu’en nombre bien limité. On a proposé, dans ce mémoire, une nouvelle topologie du réseau, basée sur les routeurs virtuels en deux versions. Elle est basée sur la notion des routeurs virtuels, pouvant jouer le même rôle qu’un réseau 3D mais avec moins de ressources et même avec une meilleure performance en termes de latence pour l’envoi du paquet de la source vers la destination.

  • Titre traduit

    Design of an optimized latency network on chip


  • Résumé

    To connect the various components in a chip, the network on chip supplanted the bus for complex applications requiring large bandwidth. Several research studies have tried to develop these networks. The network is evaluated based on performances criteria such as average latency, required silicon area, consumed power and the presented qualities of service. Most of these works adopted the 2 dimensions MESH topology but this topology showed deficiencies in the case of sized network. These shortcomings could be circumvented by the new technology of 3D integrated circuits. However, this technology has also shown its limits in terms of manufacturing technology due to the massive use of TSV (Through Silicon Via) necessary for the inter- layers communication. The latter could only be used in very limited numbers. It is suggested in this thesis, a new network topology, based on the virtual routers in two versions. It is based on the concept of virtual routers playing the same role as a 3D network but with fewer resources and even better performances in terms of latency


Il est disponible au sein de la bibliothèque de l'établissement de soutenance.

Consulter en bibliothèque

La version de soutenance existe

Où se trouve cette thèse ?

  • Bibliothèque : Université de Bretagne-Sud (Lorient). Bibliothèque universitaire.
  • Bibliothèque : Université de Bretagne-Sud (Vannes). Bibliothèque universitaire.
Voir dans le Sudoc, catalogue collectif des bibliothèques de l'enseignement supérieur et de la recherche.