Conception d'un convertisseur Analogique-numérique à rampe par morceaux pour capteur d'image avec techniques de calibration

par Cédric Pastorelli

Thèse de doctorat en Nanoélectronique et nanotechnologie

Sous la direction de Salvador Mir et de Pascal Mellot.

Le président du jury était Pierre Magnan.

Le jury était composé de Gilles Sicard.

Les rapporteurs étaient Guo Neng Lu, Laurent Latorre.


  • Résumé

    Le travail de cette thèse vise la réalisation d’un nouveau capteur d’images pour mobile en technologie CMOS (Complementary Metal Oxide Semiconductor). Ce capteur a été développé en vue de répondre à une forte demande du marché. Les prochaines générations de produits, nécessitent des capteurs d’image avec des performances agressives. Par exemple, le niveau de qualité d’image peut être fortement amélioré avec des architectures faible bruit, ou l’utilisation de nouvelles technologies, pour augmenter le niveau du signal ou diminuer la consommation. L’augmentation de la qualité d’image entraîne un agrandissement de la taille des matrices de pixels, et de la résolution des données. La vitesse de conversion devient donc critique. Le sujet de cette thèse porte sur l’amélioration de ce dernier point. Une étude comparative a été réalisée pour étudier différentes architectures. Le convertisseur à rampe est le mieux adapté pour les petits pixels. Toutefois, son principal inconvénient est son temps de conversion qui nécessite 2N cycles d’horloge. Afin d’obtenir un frame rate plus élevé, une méthode tirant profit du bruit photonique a été proposée. Ce circuit de lecture est fondé sur un convertisseur à rampe par morceaux, et un algorithme qui permet la linéarisation des données. Afin de réduire le bruit, cette nouvelle architecture doit prendre en compte le double échantillonnage corrélé digital. Durant la période de conception, des modes de test ont été mis en place pour permettre la caractérisation du circuit. L’innovation se trouve dans le développement d’une rampe par morceaux qui réduit le temps de lecture d’une ligne de 1us. Cependant, ce développement a besoin d’une calibration adaptée. Un prototype de capteur d’image CMOS de 13Mpixel a été fabriqué en 65 nm, 5 niveaux de métaux, et 1 seul niveau de poly en technologie CMOS standard. Les mesures ont montré que l’INL et DNL du convertisseur étaient aussi performantes qu’avec une rampe linéaire classique. Une attention particulière a été apportée sur la mesure du bruit. Malheureusement, le bruit s’est montré plus élevé qu’avec un capteur « classique ». Cependant, la consommation reste identique en ayant une vitesse de conversion plus rapide. Les solutions proposées sont simples à intégrer structurellement, et faciles à mettre en œuvre. Elles ont l’avantage de ne pas impacter la surface du pixel et préservent donc les performances de ce dernier. Les résultats issus des mesures sur silicium sont très encourageants, car on obtient un gain de presque 20% sur le temps de lecture.

  • Titre traduit

    Design of an analog-digital converter based on a piecewise linear ramp for image sensor with calibration techniques


  • Résumé

    The aim of this thesis is the implementation of new image sensors for mobile in CMOS (Complementary Metal Oxide Semiconductor) technology to meet strong market demand. Next generations of products require image sensors with high performances.These improvements would change the image quality with low noise architecture in one hand, and the use of new technologies to increase the signal level, or reduce the power consumption in the other hand. The gain in image quality leads to increase the size of the pixel’s array, and the resolution of the data -the conversion speed becoming critical-. The subject of this thesis focuses on improving this latter point. A comparative study has been made between several architectures to find the best solution that would fit our needs.The ramp converter is the most suitable for small pixels, but his main drawback is the conversion time that requires 2N clock cycles. To obtain a higher frame rate, a method taking advantage of the photon noise has been presented. This readout circuit is based on a piecewise linear ramp converter and an algorithm that allows the linearization of the data. Furthermore, for noise reduction, the new architecture must take into account the digital correlated double sampling. During the period of design, test modes have also been designed and implemented to allow characterization of the circuit.The innovative part is the use of a piecewise linear ramp, which in simulation, reduces the readout time of 1us per row. However, this element needs calibration. A CMOS image sensor prototype of 13Mpixel has been made in 65 nm, 5 levels of metals, and 1 level of poly standard CMOS technology. Measurements showed that the INL and DNL of the converter were as good as with a conventional linear ramp. A careful consideration has been given to the measurement of noise, which unfortunately is higher than a "conventional" sensor. However, the consumption remains the same while having a faster conversion speed. The solutions are simple to integrate structurally and easy to implement. They have the advantage of not affecting the surface of the pixel, thus preserve the performance of the latter. The results found from the silicon-on measures are very encouraging, we gain almost 20% of the conversion time.


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