Etude et intégration de mémoires résistives 3D pour application haute densité

par Giuseppe Piccolboni

Thèse de doctorat en Nanoélectronique et nanotechnologie

Sous la direction de Gérard Ghibaudo et de Gabriel Molas.

Le président du jury était Jean-Michel Portal.

Le jury était composé de Fausto Piazza.

Les rapporteurs étaient Luca Larcher, Costin Anghel.


  • Résumé

    Le but de cette thèse était de caractériser et d’aider au développement des premières mémoires résistives verticales (VRRAM) fabriquées au LETI. Parmi les mémoires émergentes, les mémoires résistives (ReRAM) semblent prometteuses en termes de miniaturisation, de vitesse de commutation, de coût et de simplicité d’intégration. Comme pour les mémoires FLASH, qui ont déjà atteint leur limite physique en terme de miniaturisation, les mémoires résistives ont déjà été étudiées dans une géométrie verticale pour proposer des solutions qui maximisent la densité. Au début de ce travail on a étudié des échantillons 1R pour avoir une compréhension générale du fonctionnement et faire un balayage des matériaux et des épaisseurs. Une fois identifiées les configurations optimales, les mémoires ont été intégrées dans des structures 1T-1R pour pouvoir les étudier d’une manière plus industrielle. Les mémoires 1R ont été intégrées dans des structures MESA et celles 1T-1R ont été intégrées dans des structures MESA et VIA. Dans les deux cas le point mémoire se trouve dans les flancs de la structure ; il était particulièrement compliqué de déposer l’électrode supérieure. Les dispositifs ont été caractérisés électriquement afin d’obtenir les informations suivantes : résistance initiale, tension de formation, set et reset, temps de commutation, états de haute et basse résistivité, endurance et temps de rétention. Ces informations ont permis d’évaluer les VRRAM comme un possible candidat de mémoire non-volatile. Les dispositifs ont démontré une endurance de 107 cycles pour un courant de SET de 300µA, plus de 105s de temps de rétention pour un courant de SET de 100µA à 200 C et un temps de commutation de 20ns. Le courant de SET a été réduit jusqu’à 7µA, les mémoires montrant alors une capacité de commutation. Pour des courants si faibles les tests de data rétention ont démontré que le filament conducteur (CF) n’est pas stable. Les résultats expérimentaux étaient en accord avec ceux obtenus sur une technologie planaire en démontrant que la géométrie verticale n’a pas d’effet majeur sur le fonctionnement des mémoires. Ensuite des mémoires à 2 niveaux ont été fabriquées. Ces dispositifs étaient importants pour faire des tests qui donnaient des informations utiles pour une future intégration à haute densité. Les structures à 2 niveaux ont été comparées en termes de tensions de commutation et de résistance pour vérifier la reproductibilité de la technologie sur les flancs de la structure verticale. Des tests de « disturb » ont été également effectués pour vérifier que le cyclage sur un niveau n’influence pas le niveau non sélectionné. Une autre partie de la thèse était dédiée à l’étude physique du comportement du CF pendant le cyclage. Cette étude a montré qu’il y a une corrélation parmi les résistances pendant le cyclage. Pour expliquer ce phénomène des modèles analytique et physique ont été développés. Les deux modèles sont basés sur l’hypothèse que pendant le cyclage il y a un paramètre qui dépend des valeurs aux cycles précédents. Pour le modèle analytique le paramètre était la résistance même, alors que pour le modèle physique le paramètre était le gap du CF (LGAP). Les deux modèles montrent un bon accord avec les données expérimentales en indiquant que la morphologie du CF à un cycle donné dépend de la morphologie des cycles précédents. Une autre partie du travail était dédiée à l’étude pour les applications haute densité : en partant des résultats électriques sur les dispositifs à 2 niveaux et en supposant avoir un sélecteur intégré, on a calculé la taille maximum des matrices qu’on peut obtenir en fonction des différents paramètres d’intégration. Enfin on a travaillé sur les applications neuromorphiques où un pilier de VRRAM a été proposé comme émulateur de synapse. Les VRRAM peuvent émuler les synapses de 2 manières, soit en utilisant la probabilité intrinsèque des ReRAM ou en programmant chaque cellule du pilier avec un circuit extérieur.

  • Titre traduit

    Study and integration of 3D resistive memories for high density application


  • Résumé

    The scope of the thesis was to characterize and help further development of the first LETI-fabricated vertical resistive RAM (VRRAM). Among emerging memories Resistive RAMs (ReRAM) seems promising in terms of scalability, switching speed, fabrication costs and ease of production. As in the case of FLASH devices, which are attaining their physical limits in terms of scalability, resistive memories are already being studied in vertical geometry in order to propose solutions that maximize memory density. This work proceeded as follows: at first 1 Resistor (1R) devices were characterized to gain a general understanding of the memory cells functioning and to perform the first screening in terms of stack composition and thicknesses. Once the best configurations were identified 1 Transistor- 1 Resistor (1T-1R) devices were integrated in order to assess memory performances in an industrial-like fashion. 1R devices were integrated in a MESA structure while 1T-1R devices were integrated in both MESA and VIA architectures. In both architectures the memory cell is found on the sidewall of the structure; particularly challenging was the deposition of the top electrode. Devices were electrically characterized to extract the following information: initial resistance, forming, set and reset voltages, switching times, high and low resistance states (HRS and LRS) resistances, endurance characteristics and data retention times. This set of measurements allowed to extensively study the capability of VRRAM as a non-volatile memory candidate. It was shown that HfO2-based VRRAM have 107 endurance capability for a set current (ISET) of 300 [µA], more than 105 [s] data retention for a SET current of 100 [µA] at 200 [˚C] backing temperature and down to 20 [ns] switching time. ISET was also reduced down to 7 [µA] and memory cell showed switching capability although the conductive filament (CF) resulted unstable after data retention tests. Experimental results obtained were in accordance with previous studies conducted on planar devices showing that vertical geometry did not have a significant effect on memory behavior. Finally 2-level memory devices were fabricated. These samples were really useful to perform important tests for future high density integration: the 2 level devices were compared in terms of switching voltages and resistances to verify the reproducibility of the integration along the sidewall of the structure. Disturb tests were carried out to be sure that write/erase operations on one level did not influence the state of the un-selected level. Another part of the thesis was dedicated to the physical investigation of the conducting filament behavior during cycling. This study showed that a correlation exists among resistances while cycling. In order to explain these measurements both analytical and physical models were proposed. Both rely on the assumption that there is a parameter during cycling that is related to its previous values; in the case of the analytical model this parameter is simply the resistance while in the physical model the parameter is the CF gap (LGAP). Both models show good fit with experimental data suggesting therefore that at any given cycle the morphology of the conductive filament is dependent on the morphology during the previous cycles. Another part of the thesis was also dedicated to a study on high density applications:starting from the electrical results obtained on 2-level VRRAM and supposing to work with an integrated selector the maximum array size attainable was calculated as a function of various parameters such as the node half pitch, the plane thicknesses and the number of integrated levels. Finally neuromorphic applications were investigated and a VRRAM pillar was proposed as a synapse emulator. VRRAMs can act as synapses in two ways: using the intrinsic probability of the ReRAM technology or programming each VRRAM cell in the pillar with a probability given from an external circuit.


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