Bascules et registres non-volatiles à base de ReRAM en technologies CMOS avancées

Robust and reliable ReRAM-based non-volatile sequential logic circuits in deeply-scaled CMOS tehnologies

• Auteur / Autrice : Natalija Jovanovic
• Direction : Lirida Alves de Barros Naviner, Borivoje Nikolić
• Type : Thèse de doctorat
• Discipline(s) : Electronique et communications
• Date : Soutenance le 23/03/2016
• Etablissement(s) : Paris, ENST
• Ecole(s) doctorale(s) : École doctorale Informatique, télécommunications et électronique de Paris (1992-....)
• Partenaire(s) de recherche : Laboratoire : Laboratoire Traitement et communication de l'information (Paris ; 2003-....)
• Jury : Président / Présidente : Jean-Michel Portal
• Jury : Examinateurs / Examinatrices : Philippe Candelier, Olivier Thomas
• Jury : Rapporteurs / Rapporteuses : Lionel Torres, Jean-Didier Legat
• DOI : 10.70675/98599cb5z9ee9z419cza4c4z0e8a703cf20a

Mots clés

Mots clés contrôlés

Ordinateurs -- Mémoires à accès sélectif

MOS (électronique)

Mots clés libres

Bascule (circuit logique)

ReRAM

Mémoire non volatile, NVM

Basse consommation

Flip-flop (electronics)

Resistive random-access memory, ReRAM

Non-volatile memory, NVM

Low-power

Résumé

Les mémoires et l'éléments séquentiels non-volatiles peuvent améliorer l'efficacité énergétique des appareils à piles en éliminant la consommation statique tout en maintenant l'état du système.Parmi les nouvelles technologies NVM intégrées, ReRAMs se distinguent par un temps de programmation rapide, une structure simple, compatible avec la technologie CMOS et très bien scalable. Les flip-flops non-volatiles (NVFF) basées sur ReRAM ont été implémentées dans des nœuds CMOS de 90nm ou plus et souffrent de problèmes de fiabilité dans les nœuds plus petits, en raison de hautes tensions de programmation et de formation. Cette thèse fait l'analyse de la conception robuste et fiable non volatile dans le nœud CMOS 28nm et ci-dessous. Elle présente deux nouvelles solutions de conception pour la programmation de dispositifs ReRAM. Les circuits de programmation sont appliqués en architecture NVFF qui utilise deux dispositifs ReRAM (2R). Une architecture alternative (1R) est également proposée afin d'obtenir une densité plus élevée et une consommation plus faible. Les solutions NVFF sont optimisées pour les conditions de programmation ReRAM qui améliorent l'endurance et minimisent la puissance necessaire pour la programmation. L'analyse statistique de la structure du FF et de son optimisation a été réalisée, afin d'évaluer les meilleures architectures de fonctionnement de restauration. Les NVFF sont implémentés en FDSOI CMOS 28nm et comparés à un FF d'une bibliothèque standard. Enfin, pour minimiser la surcharge de la zone NVFF sans affecter la robustesse des opérations non volatiles, un Fichier de registres non-volatils multi-ports (NVRF) basé sur la solution 1R NVFF est proposé.

Non-volatile memories and flip-flops can improve the energy efficiency in battery-operated devices by eliminating the sleep-mode consumption, while maintaining the system state. Among emerging embedded NVM technologies, ReRAMs differentiate itself with a fast programming time, a simple CMOS-compatible structure and a good scalability. Previously proposed ReRAM-based non-volatile flip-flops (NVFF) have been implemented in 90nm or older CMOS nodes and suffer from CMOS reliability issues in scaled nodes due to high programming and forming voltages. This thesis makes the analysis of robust and reliable non-volatile design in 28nm CMOS node and below. It presents two novel thin-gate oxide CMOS design solutions for the programming of ReRAM devices. The programming circuits are applied in dual-voltage NVFF architecture which employs two ReRAM devices (2R). Alternative 1R NVFF architecture is also proposed in order to achieve higher density and lower consumption. With regard to the existing ReRAM technologies, given NVFF solutions are optimized for ReRAM programming conditions which improve endurance and minimize programming power. Statistical analysis of the FF core and its optimization was performed, to evaluate the best restore operation architectures which meet digital CMOS circuit design yield requirements. The NVFFs are implemented in 28nm CMOS FDSOI and benchmarked against a master slave flip-flop from a standard library and a data-retention flip-flop. Finally, to minimize the NVFF area overhead without impacting the robustness of v{} operations, multi-port non-volatile register file (NVRF) based on the 1R NVFF solution is proposed.