Développement de procédés d'épitaxie basse température pour les technologies CMOS FD-SOI avancées

Low temperature raised source and drain epitaxy for Fully Depleted Silicon on Insulator (FD-SOI) technology

• Auteur / Autrice : Maxime Labrot
• Direction : Pierre Müller, Fabien Cheynis
• Type : Thèse de doctorat
• Discipline(s) : Physique et sciences de la matière
• Date : Soutenance le 05/12/2016
• Etablissement(s) : Aix-Marseille
• Ecole(s) doctorale(s) : Ecole Doctorale Physique et Sciences de la Matière (Marseille)
• Partenaire(s) de recherche : Laboratoire : Centre Interdisciplinaire de Nanoscience de Marseille (CINAM)
• Partenaire(s) de recherche : Entreprise : STMicroelectronics
• Jury : Président / Présidente : Geneviève Grenet
• Jury : Examinateurs / Examinatrices : David Barge, Joël Eymery
• Jury : Rapporteurs / Rapporteuses : Marie-Paule Besland, Jean-Michel Hartmann

Mots clés

Mots clés contrôlés

Transistors bipolaires à hétérojonctions

Traitements de surface

Épitaxie

Mots clés libres

Si

SiGe

Épitaxie

SiCoNi Preclean

Fd-Soi

SiGe:B

Préparation de surface

Rsd.

Si

SiGe

Epitaxy

SiCoNi Preclean

Fd-Soi

SiGe:B

WET clean

Rsd.

Résumé

Ce travail de thèse s’inscrit dans la technologie de fabrication de transistors à canal mince (Si ou SiGe) totalement déserté sur isolant (Fully-Depleted Silicon-on-Insulator ou FDSOI) qui constitue une option prometteuse pour les nœuds 14nm et au-delà. Les problèmes liés à cette nouvelle technologie sont dus à : (1) l’existence d’instabilités morphologiques conduisant, lors de recuits haute température, à la fragmentation de la couche mince formant le canal, (2) la nécessité d’une reprise d’épitaxie SiGe:B afin de former, sur le canal, des sources et drains surélevées (Raised Source and Drain ou RSD) et (3) des problèmes liés à l’hétérogénéité du dopage induits par l’importance des interfaces substrat/canal, canal/Source et canal/Drain.Ce travail expérimental a été effectué au sein de la société STMicroelectronics en partenariat avec le Centre Interdisciplinaire de Nanoscience de Marseille. Les principaux résultats obtenus sont : 1/ La mise au point, puis l’optimisation d’une méthode de nettoyage de surface à basse température permettant d’éviter la fragmentation du canal observée lors de recuits haute température.2/ L’optimisation des conditions de préparation de la surface du canal permettant de réaliser une bonne reprise d’épitaxie pour les sources et drains surélevées.3/ L’optimisation, via l’incorporation de carbone, des profils de dopage au bore des sources et drains épitaxiés. Les tests électriques effectués sur dispositifs industriels montrent que, grâce aux développements réalisés au cours de ces travaux de thèse, le pourcentage de puces actives sur une plaque est passé de 40% à 90%.

This work concerns the Fully-Depleted Silicon-On-Insulator (FD-SOI) technology, which is a promising option for the technical nodes beyond 14nm.The use of a very thin Si or SiGe channel causes new technological problems due to (1) morphological instabilities that break the film during its high temperature annealing, (2) the necessity to grow Raised Source & Drain (RSD) by epitaxial Chemical-Vapor Deposition (CVD) of SiGe:B, (3) the non-uniformity of the boron profile in the channel because of the number of interfaces (substrate/channel, channel/ source, channel/drain). This experimental work has been performed at STMicroelectronics and Nanoscience Interdisciplinary Center of Marseille laboratory. The main results are:1/ The definition and the improvement of an efficient low temperature surface-cleaning process that avoids the dewetting of the channel.2/ The optimization of the surface preparation of the channel for a subsequent epitaxial growth of RSD materials compatible with electronic requirements.3/ The improvement, via carbon incorporation, of the boron dopant profile in the epitaxially grown RSD. Analysis of electrical devices show that all these improvements lead to a huge enhancement of the percentage of electrical active dies per wafer (from 40% to 90 %).