Réalisation et caractérisation de transistors MOS à base de nanofils verticaux en silicium

par Youssouf Guerfi

Thèse de doctorat en Micro et nanosystèmes

Sous la direction de Guilhem Larrieu et de Filadelfo Cristiano.


  • Résumé

    Afin de poursuivre la réduction d'échelle des transistors MOS, l'industrie des semiconducteurs a su anticiper les limitations de la miniaturisation par l'introduction de nouveaux matériaux ou de nouvelles architectures. L'avènement des structures à triples grilles (FinFET) a permis de maitriser les effets canaux courts et poursuivre les efforts de miniaturisation (nœud technologique 14 nm en 2014). Le cas ultime pour le contrôle électrostatique de la grille sur le canal est donné par une grille entourant totalement le canal du dispositif. A cet effet, un transistor à nanofil à grille entourante est considéré comme la structure la plus adaptée pour les nœuds technologiques en dessous de 7 nm. Au cours de cette thèse, un procédé de réalisation large échelle de transistors MOSFET miniaturisés à base de nanofils verticaux en silicium a été développé. Tout d'abord, les nanofils verticaux ont été réalisés par une approche descendante via le transfert par gravure d'un masque de résine en Hydrogène Silsesquioxane (HSQ), réalisé par lithographie électronique à basse tension d'accélération. Une stratégie de dessin inédite dite "en étoile " a été développée pour définir des nanofils parfaitement circulaires. Les nanofils en Si sont obtenus par gravure plasma puis amincis par oxydation humide sacrificielle. Ce procédé permet d'obtenir des nanofils verticaux en Si avec des parois parfaitement anisotropes, une parfaite reproductibilité et un rendement maximal. L'implémentation des MOSFETs sur les réseaux nanofils a été effectuée par l'ingénierie successive de couches minces nanométriques (conductrices et diélectriques). Dans ce cadre, un procédé innovant de réalisation de couches d'isolations en HSQ par gravure chimique contrôlée a démontré une excellente planéité associée à une rugosité de surface inférieure à 2 nm. Enfin, un procédé utilisant la photolithographie UV conventionnelle a été développé pour réaliser le transistor de longueur de grille nanométrique. Ces dispositifs ont démontré d'excellentes performances électriques avec des courants de conduction supérieurs à 600 µA/µm et une excellente maîtrise des effets de canaux courts (pente sous le seuil de 95 mV/dec et DIBL à 25 mV/V) malgré l'extrême miniaturisation de la longueur de grille (15 nm). Enfin, nous présentons une première preuve de concept d'un inverseur CMOS à base de cette technologie à nanofils verticaux.

  • Titre traduit

    Realization and characterization of vertical silicon nanowires MOS transistors


  • Résumé

    In order to further downscaling of the MOS transistors, the semiconductor industry has anticipated the limitations of miniaturization by the introduction of new materials and new architectures. The advent of triple gate structures (FinFET) allowed mastering the short channel effects and further miniaturization efforts (14 nm technology node in 2014). The ultimate case to the electrostatic control of the gate on the channel is given by a gate completely surrounding the device channel. For this purpose, Gate All Around (GAA) nanowire transistor is considered as the most suitable structure for technology nodes below 7 nm. In this thesis, a large scale process for the realization of miniaturized MOSFETs based on vertical silicon nanowires has been developed. Firstly, the vertical nanowires were made by a top down approach by the transfer by etching of hard mask made of Hydrogen silsesquioxane (HSQ) resist created at low voltage electron beam lithography. An original design strategy called "star" was developed to define perfectly circular nanowires. Si nanowires are obtained by plasma etching then thinned by sacrificial wet oxidation. This method allows obtaining vertical Si nanowires with perfectly anisotropic walls, a perfect reproducibility and a maximum yield. The implementation of the MOSFETs on the nanowire network was done by successive engineering of nanoscale thin films (conductive and dielectric). In this context, an innovative process for producing insulation layers in HSQ by controlled chemical etching showed excellent flatness associated with surface roughness of less than 2 nm. Finally, a method using conventional UV photolithography has been developed to achieve the nanometer gate length transistor. These devices have demonstrated excellent electrical performances with conduction currents superior than 600 µA/µm and excellent control of short channel effects (subthreshold slope of 95 mV/dec and DIBL of 25 mV/V) despite extreme miniaturization of the gate length (15 nm). Finally, we present a first proof of concept of a CMOS inverter based on vertical nanowires technology.


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  • Détails : 1 vol. (165 p.)

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  • Bibliothèque : Université Paul Sabatier. Bibliothèque universitaire de sciences.
  • Disponible pour le PEB
  • Cote : 2015 TOU3 0253
  • Bibliothèque : Université Paul Sabatier. Bibliothèque électronique.
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