Architecture multi-coeur déterministe pour l'avionique

par Hicham Agrou

Thèse de doctorat en Réseaux, télécoms, systèmes et architecture

Sous la direction de Pascal Sainrat.

Soutenue en 2014

à Toulouse 3 .


  • Résumé

    L'élaboration d'un système temps réel requiert des dates d'échéance pour chacune des tâches à effectuer. L'ordonnancement nécessite de connaître parmi tous les scénarios possibles d'exécution, la plus longue durée entre l'activation de la tâche et l'instant de sa terminaison. Pour répondre aux besoins accrus de performance, les fondeurs ont enrichi leurs architectures en fonctionnalités matérielles complexes. La réduction de la moyenne des temps d'exécution, la prise en compte matérielle du domaine d'application, et ce, en maintenant une rétrocompatibilité peuvent expliquer cette évolution qui rend difficile l'estimation des pires temps d'exécution. L'introduction des processeurs multi-cœurs en avionique soulève des interrogations notamment quant à la manière dont les instructions sont exécutées. Nous proposons une procédure d'évaluation d'architectures multi-cœurs permettant d'identifier des situations où les transactions présentent des latences anormalement élevées uniquement dues à la concurrence des accès au niveau de l'interconnexion. Nous appliquons ce protocole de test à une architecture PowerPC(c) octo-cœur citée par de nombreuses études avioniques, le P4080 du fabricant Freescale(c). Nous mettons en évidence les étapes clés de configuration pour la maîtrise des échanges et des moyens de mesure du temps jusqu'à la mise en évidence de situations présentant ces altérations temporelles. Nous proposons également une interconnexion dont le principe consiste à maîtriser le comportement transactionnel de tout type d'initiateur, à garantir le partitionnement spatial/ temporel et la politique de partage aux ressources. Une caractérisation temporelle est également présentée.

  • Titre traduit

    Deterministic multi-core architecture for avionics


  • Résumé

    The development of a real-time system requires deadlines for each task. Scheduling requires knowledge of all the possible scenarios of execution for the system in order to obtain the longest time between the activation of the task and the time of its termination. To increase the mean performance, the manufacturers have expanded the functionality of their architectures with more and more complex features. Reducing the average execution time, taking into account the scope of hardware and maintaining backward compatibility can explain this evolution, which makes it difficult to estimate the worst-case execution time. The introduction of multi-core processors in avionics raises questions, particularly about how the instructions should be executed. We propose a procedure for evaluating multicore architectures to highlight situations where transactions have abnormally high latencies due to the concurrency at interconnection level. We apply this test protocol to the Freescale(c) P4080, a PowerPC(c) processor often cited for future avionics solution. We highlight the key steps for configuring control trade and means for measuring the time until the detection of abnormal behaviors transaction. We also propose an interconnection whose principle of operation is to control the transactional behavior of any type of initiator, by implementing various hardware services to ensure spatial/temporal partitioning, and equitable access to shared resources. A measure of the temporal impact of the control units is also presented.

Consulter en bibliothèque

La version de soutenance existe sous forme papier

Informations

  • Détails : 1 vol. (136 p.)
  • Annexes : Bibliogr. p. 118-122

Où se trouve cette thèse ?

  • Bibliothèque : Université Paul Sabatier. Bibliothèque universitaire de sciences.
  • Disponible pour le PEB
  • Cote : 2014 TOU3 0247
Voir dans le Sudoc, catalogue collectif des bibliothèques de l'enseignement supérieur et de la recherche.