Amélioration de la localisation de défauts dans les circuits digitaux par diagnostic au niveau transistor

par Zhenzhou Sun

Thèse de doctorat en Systèmes Automatiques et Microélectroniques

Sous la direction de Patrick Girard et de Serge Pravossoudovitch.

Soutenue le 16-05-2014

à Montpellier 2 , dans le cadre de Information, Structures, Systèmes (Montpellier ; École Doctorale ; 2009-2014) , en partenariat avec Laboratoire d'Informatique, Robotique et Micro-électronique de Montpellier (laboratoire) .

Le jury était composé de Patrick Girard, Serge Pravossoudovitch, Alberto Bosio, Etienne Auvray.

Les rapporteurs étaient Salvador Mir, Matteo Sonza Reorda.


  • Résumé

    La croissance rapide dans le domaine des semi-conducteurs fait que les circuits digitaux deviennent de plus en plus complexes. La capacité à identifier la cause réelle d'une défaillance dans un circuit digital est donc critique. Le diagnostic logique est une procédure qui permet de localiser une erreur observée dans un circuit fautif, l'analyse de défaillance peut être ensuite appliquée pour déterminer la cause réelle de cette erreur. Un diagnostic efficace et précis est donc fondamental pour améliorer les résultats de l'analyse de défaillance et augmenter éventuellement le rendement de production."Effet à Cause" et "Cause à Effet" sont deux approches classiques pour le diagnostic logique. Ce diagnostic fournit une liste de suspects au niveau porte logique. Cependant, cette approche n'est pas précise dans le cas où le défaut est localisé à l'intérieur de la cellule logique.Dans cette thèse, nous proposons une nouvelle méthode de diagnostic intra-cell basé sur l'approche "Effet à Cause" pour améliorer la précision de la localisation de défaut au niveau transistor. L'approche proposée utilise l'algorithme CPT (Traçage de chemins critiques) appliqué au niveau transistor. Pour chaque cellule suspecte, nous appliquons un CPT avec les vecteurs de test fautifs. Le résultat obtenu est une liste de suspects préliminaires. Chaque suspect peut être un noeud (G, S, D) de transistor. Par la suite, nous appliquons un CPT avec les vecteurs de test non-fautifs pour minimiser la liste de suspects. La méthode proposée donne la localisation précise du défaut pour une erreur observée. Par ailleurs, la méthode est indépendante du modèle de faute invoqué.

  • Titre traduit

    Digital IC Physical Defect Localization Improvement through Transistor Level Diagnosis


  • Résumé

    The rapid growth in semiconductor field results in an increasing complexity of digital circuits. The ability to identify the root cause of a failing digital circuit is becoming critical for defect localization. Logic diagnosis is the process of isolating the source of observed errors in a defective circuit, so that a physical failure analysis can be performed to determine the root cause of such errors. Effective and precise logic diagnosis is crucial to speed up the failure analysis and eventually to improve the yield.“Effect-Cause” and “Cause-Effect” are the two classical approaches for logic diagnosis. Logic diagnosis provides a list of gates as suspects. However, this approach may not leads to accurate results in the case of the defect is inside a gate.We propose a new intra-cell diagnosis method based on “Effect-Cause” approach to improve the defect localization accuracy at transistor level. The proposed approach exploits the CPT (Critical Path Tracing) applied at transistor level. For each suspected cell, we apply the CPT for every given failing test vector. The result is a preliminary list of candidates. Each candidate can be a net or a transistor drain, gate or source. After that, we apply the CPT for each passing test vector in order to narrow down the the list of candidates. The proposed method gives precise localization of the root cause of the observed errors. Moreover, it does not require the explicit use of a fault model.


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