Energy efficiency optimization of digital applications in 28-14nm FD-SOI technology
Optimisation de l'efficacité énergétique des applications numériques en technologie FD-SOI 28-14nm
Résumé
Over the last ten years, the scaling of MOSFETs in bulk planar technology is experiencing a significant increase in parasitic phenomenon driven by the reduction of the transistor channel length. These short-channel effects lead to the degradation of transistor performances, making circuits less energy efficient and more sensitive to the manufacturing process fluctuations. Therefore, this technology faces a real barrier for nodes beyond 32nm.To meet the needs of mobile devices, combining high performances and low power consumption, the planar fully depleted silicon-on-insulator (FD-SOI) technology appears to be a suitable solution. Indeed, thanks to its thin-film of silicon and an undoped channel, MOS transistors have an excellent short-channel electrostatic control and a low variability of the threshold voltage given by an immunity to random dopant fluctuation. In addition, this compelling technology enables to adjust the threshold voltage of transistors by applying a wide ±3V back-bias voltage on Wells. Thus, this specific FD-SOI feature brings to IC designers an additional lever to modulate the performance and to optimize the energy efficiency of circuits.The research work presented in this thesis has contributed to the development of FD-SOI technology platform for the 28 and 14nm nodes. Initially, a critical path extracted from an ARM Cortex-A9 processor was used to assess both the intrinsic gains provided by the FD-SOI technology and those produced by modulating the back-bias voltages. This technique enables to divide by up to 50 times the static current of circuits in standby mode, or by 2 the total energy consumption at same frequency. In the second phase, several design solutions are proposed in order to optimize the energy efficiency of circuits again. Among these, the design of a single-Well structure enables to solve the conventional multi-VT co-integration issue, occurring in FD-SOI. Moreover, this novel approach also offers an efficient solution for integrated circuits operating over a wide supply voltage range. Indeed, thanks to a single back-bias voltage, both n and p-MOS transistors could be easily balanced enabling an outstanding minimal supply voltage.
Ces dix dernières années, la miniaturisation des transistors MOS en technologie planaire sur silicium massif connait une augmentation considérable des effets parasites liés à la réduction de la longueur du canal. Ces effets canaux courts ont pour conséquence de dégrader les performances des transistors, rendant les circuits moins efficaces énergétiquement et plus sensibles aux phénomènes de fluctuations des procédés de fabrication. Ainsi, cette technologie fait face à une vraie barrière pour les noeuds inférieurs à 32nm.Pour répondre aux besoins des dispositifs mobiles alliant hautes performances et basse consommation, la technologie planaire sur isolant complètement désertée (FD-SOI pour Fully depleted Silicon-On-Insulator) apparaît comme une solution adaptée. En effet, grâce à son film de silicium mince et non dopé, le transistor MOS dispose d’un meilleur contrôle électrostatique du canal et d’une faible variabilité de sa tension de seuil. De plus, cette technologie offre la possibilité de moduler la tension de seuil des transistors grâce à une polarisation étendue à ±3V des caissons situés sous la fine couche d’oxyde enterré. Ainsi, cette spécificité apporte aux concepteurs de circuits intégrés un levier supplémentaire permettant de moduler les performances d’un circuit ainsi que d’en optimiser son efficacité énergétique.Le travail de recherche de thèse présenté dans ce mémoire a contribué au développement de la plateforme technologique FD-SOI pour les noeuds 28 puis 14nm. Dans un premier temps, l’exploitation d’un chemin critique extrait d’un coeur de processeur ARM Cortex-A9 a permis d’évaluer à la fois les gains intrinsèques apportés par la technologie FD-SOI ainsi que ceux produits par la modulation de la tension de seuil des transistors par polarisation du substrat. Cette technique permet ainsi de diviser jusqu’à 50 fois le courant statique d’un circuit lorsqu’il est inactif, ou encore par 2 l’énergie totale nécessaire à fréquence constante. Ces nombreuses analyses ont permis, dans un second temps, de proposer plusieurs solutions de conception visant une nouvelle fois à optimiser l’efficacité énergétique des circuits intégrés. Parmi celles-ci, la conception d’une structure à caisson unique permet notamment de résoudre les difficultés de co-intégration multi-VT classique, présentes en FD-SOI. Cette approche offre également aux concepteurs une solution performante pour les circuits fonctionnant avec une très large gamme de tensions d’alimentation. En effet, à l’aide d’une seule tension de substrat, les transistors n et p-MOS peuvent être simultanément rééquilibrés permettant ainsi de réduire fortement la tension minimale d’alimentation du circuit.
Origine : Version validée par le jury (STAR)