SMART SAMPLING FOR RISK REDUCTION IN SEMICONDUCTOR MANUFACTURING

par Gloria Luz Rodriguez Verjan

Thèse de doctorat en Génie Industriel

Sous la direction de Stéphane Dauzère-Pérès.

Soutenue le 11-07-2014

à Saint-Etienne, EMSE , dans le cadre de ED SIS 488 , en partenariat avec ST Microelectronics (entreprise) .

Le président du jury était Bernard Grabot.

Le jury était composé de Stéphane Dauzère-Pérès, Bernard Grabot, Philippe Castagliola, Lars Mönch, Nathalie Sauer, Michel Tollenaere, Galliam Claude Yugma, Jacques Pinaton.

Les rapporteurs étaient Philippe Castagliola, Lars Mönch, Nathalie Sauer.

  • Titre traduit

    ÉCHANTILLONNAGE DYNAMIQUE DE LOTS POUR LA RÉDUCTION DES RISQUES EN FABRICATION DE SEMI-CONDUCTEURS


  • Résumé

    Dans les processus de fabrication de semi-conducteurs, différents types des contrôles existent pour maîtriser les procédés et garantir la qualité du produit final. Ces travaux de thèse s’intéressent aux contrôles de défectivité qui visent à maîtriser le risque sur les équipements de production. L'indicateur utilisé est le nombre de produits traités par un équipement depuis la date du dernier produit contrôlé. On s’intéresse à la maîtrise et la réduction du risque sur les équipements de production. Pour cela, différentes stratégies de sélection des lots existent et peuvent être classifiées selon leur capacité à intégrer la dynamique d'une unité de fabrication. Dans les stratégies de sélection dynamique, les lots sont contrôlés en temps réel et en optimisant un critère. Ces stratégies sont récentes et sont beaucoup plus efficaces que les stratégies précédentes, mais aussi plus complexe à mettre en œuvre. Dans ce cadre, nous avons proposé et validé industriellement différents algorithmes pour identifier les lots à relâcher (à ne pas contrôler) dans les files d'attente des lots en défectivité. Nous avons aussi développé et implémenté un modèle d'optimisation de la capacité pour l’atelier de défectivité, qui permet d’évaluer l’impact de paramètres critiques (e.g. plan de production, positions des opérations de contrôles dans la gamme de fabrication, valeurs des limites de risques) dans la gestion du risque global de l'unité de fabrication.


  • Résumé

    In semiconductor manufacturing, several types of controls are required to ensure the quality of final products. In this thesis, we focus on defectivity inspections, which aim at monitoring the process for defect reduction and yield improvement. We are interested in managing and reducing the risk on process tools (i.e. number of wafers at risk) during fabrication. To reduce this risk, inspection operations are performed on products. However, because inspection operations directly impact the cycle times of products, sampling strategies are used to reduce the number of inspected lots while satisfying quality objectives. Several sampling techniques exist and can be classified according to their capability to deal with factory dynamics. Dynamic sampling strategies have recently been proposed, in which lots to inspect are selected in real time while considering the current production risk. These strategies are much more efficient than previous strategies but more complex to design and implement. In this thesis, a novel approach to select the lots to inspect is proposed. Multiple algorithms have been proposed and validated to efficiently manage the defect inspection queues by skipping (i.e. releasing) lots that do no longer bring enough information. In order to support strategic and tactical decisions, an optimization model for defect inspection capacity planning is also proposed. This model calculates the required defect inspection capacity to ensure the risk limits on process tools when the production conditions change. Industrial results show significant improvements in terms of risk reduction without increasing defect inspection capacity.


Il est disponible au sein de la bibliothèque de l'établissement de soutenance.

Consulter en bibliothèque

La version de soutenance existe

Où se trouve cette thèse ?