Horlogerie distribuée pour les SoCs synchrones

par Eldar Zianbetov

Thèse de doctorat en Informatique

Sous la direction de François Anceau.

Soutenue en 2013

à Paris 6 .


  • Résumé

    This dissertation addresses the problem of global synchronization of complex SoC in the context of submicron CMOS technologies. Nowadays, to circumvent the difficulties associated with conventional clock distribution techniques in synchronous systems, the designers wishing to go on with the Globally Synchronous paradigm are turning toward clocking techniques breaking away from conventional approaches. In this research we studied and elaborated a global distributed clocking system for a highly reliable synchronous circuit. This clocking scheme is based on a network of oscillators coupled in phase. To synchronize the oscillators (i. E. Domains), each one of them is controlled by an All-Digital Phase Locked Loop (ADPLL), realizing a phase coupling between the oscillators of neighboring zones. The use of ADPLL permits to circumvent difficulties of implementation, which are usually associated with analog PLL. Two prototype circuits have been designed, implemented and tested in a 65 nm STMicroelectronics CMOS technology. The first one is a proof of concept of a designed highly linear and monotonic DCO. The measured performance demonstrated the 15 ps rms jitter, while consuming 6. 2 mW/GHz with 1. 1 V supply voltage. The tuning range of the oscillator is 1-2. 5 GHz under 10 bit resolution. The second chip is a 4x4 node clocking network which consists of 16 distributed ADPLLs. The experiments showed that proposed technique of distributed clock generation is feasible in a real CMOS chip environment. The measured performance demonstrated the timing error between neighbor oscillators less than 60 ps, while power consumption is 98. 47 mW/GHz.


  • Résumé

    Cette thèse aborde le problème de génération d'horloge globale dans les SoCs complexes dans les technologies CMOS submicroniques. Actuellement, afin de contourner les difficultés liées aux techniques classiques de distribution d'horloge dans les systèmes synchrones, les concepteurs se tournent vers les techniques de synchronisation rompant avec les approches classiques (par exemple oscillateurs distribués, les ondes stationnaires, oscillateurs couplés, les retards programmables). Dans ce travail, nous avons étudié et mis au point un système de génération d'horloge sur puce destiné à un SoC synchrone de haute fiabilité. Cette architecture est basée sur un réseau d'oscillateurs couplés en phase et en fréquence à l'aide d'un réseau de boucles à verrouillage de phase tout numériques (ADPLLs). La principale innovation de ce travail se trouve dans le fait que cette architecture est entièrement réalisée à l'aide des circuits numériques. L'utilisation d'ADPLL permet de contourner les difficultés d'implémentation, qui sont généralement associées à PLL analogique. Deux circuits de prototypage ont été conçus, mis en oeuvre et testés dans une technologie CMOS 65 nm de STM. La première puce est une preuve de concept d'un DCO hautement linéaire, à plage des fréquences de 1-2. 5 GHz avec une résolution de 10 bits. La deuxième puce est un réseau 4x4 de génération d'horloge composé de 16 ADPLLs distribués. Les tests ont montré que la technique proposée de génération d'horloge distribuée est réalisable sur une puce réelle CMOS. La performance mesurée démontre l'erreur de synchronisation entre les oscillateurs voisins moins de 60 ps, alors que la consommation d'énergie est 98. 47 mW/GHz.

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Informations

  • Détails : 1 vol. (202 p.)
  • Annexes : Bibliogr. p. 195-202. 93 réf. bibliogr.

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