Intégration 3D de nanofils Si-SiGe pour la réalisation de transistors verticaux 3D à canal nanofil

3D Integration of Si/SiGe heterostructured nanowires for nanowire transistors.

• Auteur / Autrice : Guillaume Rosaz
• Direction : Thierry Baron
• Type : Thèse de doctorat
• Discipline(s) : Sciences et technologie industrielles
• Date : Soutenance le 11/12/2012
• Etablissement(s) : Grenoble
• Ecole(s) doctorale(s) : École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble ; 199.-....)
• Partenaire(s) de recherche : Equipe de recherche : Laboratoire des Technologies et de la Microélectronique
• Jury : Président / Présidente : Gérard Ghibaudo
• Jury : Examinateurs / Examinatrices : Guilhem Larrieu, Jean-Louis Leclercq, Bassem Salem, Nicolas Pauc
• Jury : Rapporteurs / Rapporteuses : Jean-Luc Autran, Emmanuel Dubois

Mots clés

Mots clés contrôlés

Nanotechnologie

Mots clés libres

Nanofil

Intégration 3D

Transistor vertical

Hétérostructures

SiGe

Grille enrobante

Nanowire

3D Integration

Vertical Transistor

Heterostructure

SiGe

Wrap gate

Résumé

Le but de cette thèse est de réaliser et d’étudier les propriétés électroniques d’un transistor à canal nanofil monocristallin à base de Si/SiGe (voir figure), élaboré par croissance CVD-VLS, à grille enrobante ou semi-enrobante en exploitant une filière technologique compatible CMOS. Ces transistors vont nous permettre d’augmenter la densité d’intégration et de réaliser de nouvelles fonctionnalités (par exemple : des interconnections reconfigurables) dans les zones froides d’un circuit intégré. La thèse proposée se déroulera dans le cadre d'une collaboration entre le laboratoire LTM-CNRS et le laboratoire SiNaPS du CEA/INAC/SP2M et utilisera la Plateforme Technologique Amont (PTA) au sein du pôle MINATEC.

The goal of this thesis is to build and characterize nanowire based field-effect-transistors. These FET will have either back or wrapping gate using standard CMOS process. Theses transistors will allow us to increase the integration density in back end stages of IC's fabrication and add new functionnalities suc as reconfigurable interconnections. The thesis will be done in collaboration between LTM/CNRS and CEA/INAC/SP2M/SiNaPS laboratories using the PTA facilities located in MINATEC.