Etude physique et technologique d'architectures de transistors MOS à nanofils

par Kiichi Tachi

Thèse de doctorat en Sciences et technologie industrielles

Sous la direction de Sorin Cristoloveanu et de Thomas Ernst.

Soutenue le 08-07-2011

à Grenoble, dans le cadre de ELECTRONIQUE, ELECTROTECHNIQUE, AUTOMATIQUE ET TRAITEMENT DU SIGNAL (220), en partenariat avec Institut de la Microélectronique, Electromagnétisme et Photonique (équipe de recherche) .

Le président du jury était Olivier Bonnaud.

Le jury était composé de Sorin Cristoloveanu, Thomas Ernst, Hiroshi Iwai, Alexander Zaslavsky, Sid Ahmed abdellaoui, Isabelle Girerd-potin.

Les rapporteurs étaient Matteo Valenza, Alain Claverie, Denis Le pesant.


  • Résumé

    Il a été démontré que la structure gate-all-around en nanofils de silicium peut radicalement supprimer les effets de canaux courts. De plus, l'introduction d'espaceurs internes entre ces nanofils peut permettre de contrôler la tension de seuil, à l'aide d'une deuxième grille de contrôle. Ces technologies permettent d'obtenir une consommation électrique extrêmement faible. Dans cette thèse, pour obtenir des opérations à haute vitesse (pour augmenter le courant de drain), la technique de réduction de la résistance source/drain sera débattue. Les propriétés de transport électronique des NWs empilées verticalement seront analysées en détail. De plus, des simulations numériques sont effectuées pour examiner les facultés de contrôle de leur tension de seuil utilisant des grilles sépares.

  • Titre traduit

    Technological and physical study of etched nanowire transistors architectures


  • Résumé

    This thesis is titled “A Study on Carrier Transport Properties of Vertically-Stacked Nanowire Transistors,” and is organized in seven chapters in English.   Gate-all-around (GAA) silicon nanowire transistors (SNWTs) are one of the best structures to suppress short channel effect for future CMOS devices. In addition, vertically-stacked channel structure benefits from high on-state current owing to reduced footprint. In this thesis, the carrier transport properties of vertically-stacked GAA SNWTs have been experimentally investigated. The vertically-stacked GAA SNWTs were fabricated on SOI wafers by selective etching of SiGe layers in epitaxially-grown Si/SiGe superlattice and top-down CMOS process. The experimental results reveal stacked-channel structure can achieve superior on-state current. It was also found that the effective mobility decreases with diminishing nanowire cross-section width from 30 nm down to 5 nm. This study gives basis and guidelines to optimize the performance of GAA SNWTs for future CMOS devices.

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