Langage de description d'architecture matérielle pour les systèmes temps réel

par Rola Kassem

Thèse de doctorat en Automatique et informatique appliquée

Sous la direction de Jean-Luc Béchennec, Yvon Trinquet et de Mikaël Briday.


  • Résumé

    Cette thèse propose un nouveau langage de description d'architecture matérielle HARMLESS (Hardware ARchitecture Modeling Language for Embedded Software Simulation). C'est un ADL mixte ; il permet de décrire d'une manière concise les differentes parties d'un processeur : le jeu d'instructions et la structure interne (les composants matériels et le pipeline). L'originalité de HARMLESS est le découplage de la description du jeu d'instructions de la spécification de la micro-architecture (pipeline et concurrences d'accès aux différents composants matériels). L'une des conséquences est de permettre la génération des deux types de simulateurs indépendamment et simultanément : le simulateur de jeu d'instructions (ISS) permettant la vérification fonctionnelle du processeur et le simulateur précis au cycle près (CAS) fournissant des informations temporelles (en nombre de cycles) sur l'exécution de ce dernier. Une autre conséquence est une construction incrémentale de la description : 4 vues séparées permettent de décrire d'une part le jeu d'instructions (3 vues pour la syntaxe, le format binaire et la sémantique) et d'autre part la micro-architecture (une vue) du processeur. Ceci facilite la réutilisation du code sur une nouvelle architecture cible (les jeux d'instructions évoluent beaucoup moins vite que la structure interne d'un processeur). De nombreuses descriptions de processeur ont été réalisées pour prouver la validité des concepts.

  • Titre traduit

    Hardware architecture description language for real-time systems


  • Résumé

    This thesis aims to propose a new hardware architecture description language HARMLESS (Hardware ARchitecture Modeling Language for Embedded Software Simulation). It is a mixed ADL; it allows to describe concisely the different parts of a processor : instruction set and internal structure (hardware components and pipeline). The originality of HARMLESS is the decoupling of the instruction set description from the micro-architecture description (pipeline and concurrency to access the different hardware devices). One consequence is to allow the generation of two types of simulators independently and simultaneously : the instruction set simulator (ISS) for the functional verification of processors and the cycle accurate simulator (CAS) providing temporal information (in cycles) on the performance of the latter. Another consequence is an incremental construction of description : 4 separate views to describe, one hand the instruction set (3 views for syntax, binary format and semantics) and other hand the processor microarchitecture (one view). This facilitates code reuse on a new target architecture (instruction set progresses much slower than the internal structure of a processor). Many processor descriptions were developed in order to prove the validity of the proposed concepts.

Consulter en bibliothèque

La version de soutenance existe sous forme papier

Informations

  • Détails : 1 vol. (186 f.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p.181-186

Où se trouve cette thèse ?

  • Bibliothèque : Université de Nantes. Service commun de la documentation. BU Sciences.
  • Disponible pour le PEB
  • Bibliothèque : Université de Nantes. Service commun de la documentation. BU Technologies.
  • Disponible pour le PEB
  • Bibliothèque : Ecole centrale de Nantes. Médiathèque.
  • Disponible pour le PEB
  • Cote : Th. 2301 bis
Voir dans le Sudoc, catalogue collectif des bibliothèques de l'enseignement supérieur et de la recherche.