Étude et implémentation d'un décodeur LDPC pour les nouvelles normes de diffusion de télévision numérique (DVD-T2 et S2)

par Cédric Marchand

Thèse de doctorat en STIC

Sous la direction de Emmanuel Boutillon et de Laura Conde Canencia.

Soutenue en 2010

à l'Université européenne de Bretagne .


  • Résumé

    Les codes correcteurs d’erreurs LDPC (“Low Density Parity Check” ou matrice de parité à faible densité) font partie des codes en bloc permettant de s’approcher à quelques dixièmes de dB de la limite de Shannon. Ces remarquables performances rendent ces codes très attractifs pour les systèmes de transmissions numériques. C’est notamment le cas pour la norme de télédiffusion numérique par satellite (DVB-S2) et la norme de télédiffusion numérique terrestre (DVB-T2). Cette thèse porte sur l’optimisation de l’implémentation matérielle d’un décodeur LDPC pour les standards DVB-S2, -T2 et -C2. Après une étude de l’état de l’art, c’est le décodeur par couche (layered decoder) qui a été choisi comme architecture de base à l’implémentation du décodeur. Nous nous sommes ensuite confrontés au problème des conflits mémoires inhérents à la structure particulière des standards DVB-S2, -T2 et -C2. Deux nouvelles contributions ont été apportées à la résolution de ce problème. Les conflits mémoire dues au pipeline sont quant à eux supprimés à l’aide d’un ordonnancement des couches et des matrices identités. L’espace mémoire étant un différenciateur majeur de coût d’implémentation, la réduction au minimum de la taille mémoire a été étudiée. Une saturation optimisée et un partitionnement optimal des bancs mémoires ont permis une réduction significative de l’espace mémoire par rapport à l’état de l’art. De plus, l’utilisation de RAM simple port à la place de RAM double port est aussi proposée pour réduire le coût mémoire. En dernière partie, nous répondons à l’objectif d’un décodeur capable de décoder plusieurs flux pour un coût réduit par rapport à l’utilisation de multiples décodeurs.

  • Titre traduit

    Implémentation of an LDPC decoder for the DVB-S2, -T2 and –C2 standards


  • Pas de résumé disponible.


  • Résumé

    LDPC codes are, like turbo-codes, able to achieve decoding performance close to the Shannon limit. The performance associated with relatively easy implementation makes this solution very attractive to the digital communication systems. This is the case for the Digital video broadcasting by satellite in the DVB-S2 standard that was the first standard including an LDPC. This thesis subject is about the optimization of the implementation of an LDPC decoder for the DVB-S2, -T2 and -C2 standards. After a state-of-the-art overview, the layered decoder is chosen as the basis architecture for the decoder implementation. We had to deal with the memory conflicts due to the matrix structure specific to the DVB-S2, -T2, -C2 standards. Two new contributions have been studied to solve the problem. The first is based on the construction of an equivalent matrix and the other relies on the repetition of layers. The conflicts inherent to the pipelined architecture are solved by an efficient scheduling found with the help of graph theories. Memory size is a major point in term of area and consumption, therefore the reduction to a minimum of this memory is studied. A well defined saturation and an optimum partitioning of memory bank lead to a significant reduction compared to the state-of-the-art. Moreover, the use of single port RAM instead of dual port RAM is studied to reduce memory cost. In the last chapter we answer to the need of a decoder able to decode in parallel x streams with a reduced cost compared to the use of x decoders

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Informations

  • Détails : 1 vol. (XII-128 p.)
  • Annexes : Bibliogr. p. 122-128

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  • Disponible pour le PEB
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