Photorécepteur intégré SOA-PIN pour les applications à 100 Gbit/s

par Christophe Caillaud

Thèse de doctorat en Électronique et communications

Sous la direction de Didier Érasme et de Mohand Achouche.

Soutenue en 2010

à Paris, Télécom ParisTech .


  • Résumé

    This work focuses on the design and fabrication of high speed photodiodes and their integration with a semiconductor optical preamplifier for short reach 100 gbit/s links. The first section of this study is dedicated to the optimization of an utc photodiode for 100 gbit/s links. Due to the implementation of an electric field in the absorption layer, owing to a gradual doping, and the optimization of a multimode waveguide, a high responsivity (0,6 A/W at 1,55 µm), an ultra wide 3-dB bandwidth (>120 ghz) and a high saturation current (20 MA at 50 GHz) are simultaneously achieved. Secondly, the study of shallow ridge soa and their comparison with buried soa show the advantages of BRS soa to realize an integrated SOA-PIN. The design of the integrated component is then presented and its technology is described. Finally, the SOA-PIN characterization demonstrates simultaneously a high responsivity 88 A/W), a low polarization dependence (<1 dB), a low noise factor (8. 5 dB) and a wide 3-dB bandwidth (≈65 ghz), which put our components at the best state of the art level. Simulations show our receivers would present a 40 Gbit/s sensivity improved by 2 dB as compared to competitors which demonstrate receivers with high noise factor soa. At 100 Gbit/s, the soa-pin would reach a high sensitivity of -18 dbm.

  • Titre traduit

    Integrated SOA-PIN receiver for 100 Gbit/s applications


  • Résumé

    Ce travail porte sur la conception et la réalisation de photodiodes très haut débit et leur intégration avec un préamplificateur optique à semiconducteur pour les liaisons courtes distances à 100 Gbit/s. La première partie de cette étude a porté sur l’optimisation d’une photodiode UTC pour les liaisons à 100 Gbit/s. L’implémentation d’un champ électrique dans la couche absorbante grâce à un graduel de dopage et l’optimisation d’un guide multimode permet d’obtenir simultanément une responsivité élevée (0,6 A/W à 1,55 µm) avec une très large bande passante (>120 GHz) et un fort courant de saturation (20 MA à 50 GHz). Dans un second temps, l’étude des SOA en technologie shallow ridge et leur comparaison avec les SOA à structure enterrée ont montré l’intérêt d’utiliser un SOA BRS pour le composant intégré SOA-PIN. La conception de la structure d’intégration est ensuite détaillée et son procédé de fabrication présenté. Enfin, la caractérisation des SOA-PIN réalisés a montré simultanément une très forte responsivité (88 A/W), une faible dépendance à la polarisation (<1 dB), un faible facteur de bruit (8,5 dB) et une large bande passante (≈65 GHz) qui placent nos composants au meilleur niveau de l’état de l’art. Des simulations montrent que nos récepteurs présenteraient une sensibilité à 40 Gbit/s améliorée de 2 dB comparée à la concurrence dont les composants sont pénalisés par un facteur de bruit élevé. La sensibilité prévue à 100 Gbit/s est de -18 dBm.

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La version de soutenance existe sous forme papier

Informations

  • Détails : 1 vol. (198p.)
  • Notes : Publication autorisée par le jury
  • Annexes : 96 réf. bibliogr. Résumé en français et en anglais

Où se trouve cette thèse ?

  • Bibliothèque : Télécom ParisTech. Bibliothèque scientifique et technique.
  • Disponible pour le PEB
  • Cote : 5.25 CAIL
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