Étude prédictive et réalisation de transistors films minces verticaux à basse température (T<600°C) sur substrat de verre

par Himi Deen Touré

Thèse de doctorat en Électronique

Sous la direction de Olivier Bonnaud.

Soutenue en 2009

à Rennes 1 .


  • Résumé

    Depuis la fabrication du premier transistor, les technologies microélectroniques notamment celles mettant en œuvre les couches minces de silicium ont eu une évolution formidable. Cette réduction des dimensions (loi de Moore) a conduit de nos jours à des dispositifs nanométriques. Cependant, la miniaturisation des transistors films minces (TFT) de type planar a montré ses limites. L’étude présentée, se veut une réponse à ces problèmes et traite de la conception et de la réalisation à basse température de TFT à canaux verticaux sur substrat de verre à base de silicium polycristallin. Ce dispositif est réalisé dans le but de contrôler efficacement la longueur du canal, d’accroître les densités d’intégration et de courant par unité de surface du TFT. Après une étude prédictive, des structures génériques multicanaux en forme de peigne, d’échelle ou de U ont été conçues et fabriquées. Il a été montré leur faisabilité avec des flancs quasi-verticaux et une longueur de canal de 1µm. Après une série d’essais sur le design des structures, les techniques de dépôts des couches actives et les traitements post-dépôts, une amélioration des propriétés électriques a été obtenue.

  • Titre traduit

    Vertical thin film transistor involving low temperature process (T<600°C) and compatible with glass substrate


  • Résumé

    Since the first transistor, the microelectronic technologies, especially those dedicated to thin film of silicon deposited on large area substrates, showed a fabulous evolution. This decreasing of the sizes of the devices (Moore’s Law) leaded to nanometric structures. The shrinking of these one-channel TFT has shown some limitations. The present study wants to open the spectrum, and deals with the design and the fabrication at low temperature of polycrystalline silicon based on vertical channel TFT. These devices are realized in the goal to reduce the channel length, to increase the integration, and the current density per substrate area unit. Following a predictive study, generic structures (comb-shaped, U-shaped and H-shaped TFT’s) have been design and processed. The feasibility of a TFT architecture with 1µm long quasi-vertical channels was proved, that constitutes a serious technological progress. After many experiments modifying the design, the active layers and gate oxide deposition techniques, some improvements on the electrical properties were obtained. Nevertheless, the features of the VTFT have not yet reached the planar TFT counterparts.

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Informations

  • Détails : 1 vol. (X-141-A27 p.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p. 129-140

Où se trouve cette thèse ?

  • Bibliothèque : Université de Rennes I. Service commun de la documentation. Section sciences et philosophie.
  • Disponible pour le PEB
  • Cote : TA RENNES 2009/173
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