Méthodologie de conception automatique pour multiprocesseur sur puce hétérogène

par Xinyu Li

Thèse de doctorat en Physique

Sous la direction de Alain Mérigot et de Omar Hammami.

Soutenue en 2009

à Paris 11 , en partenariat avec Université de Paris-Sud. Faculté des Sciences d'Orsay (Essonne) (autre partenaire) .


  • Résumé

    La feuille de route d'ITRS Semi-conducteur prévoit que des centaines de processeurs seront nécessaires pour les futures générations du multiprocesseur (MPSoC). La modélisation des multiprocesseurs, le niveau adéquat d'abstraction (TLM, RTL), l'évaluation de la performance et l'exploration d'espace de conception, la vérification et la simulation ou l'émulation sont les sujets actuels de recherche. L’efficacité de conception qui est l'un des défis les plus importants, est un problème de recherche relativement nouveau et ouvert. Nous proposons d'améliorer l’efficacité de conception en augmentant la taille d'IP SSM, et en combinant les techniques d'extension rapide au niveau du système avec multi-FPGA émulateur. Dans la thèse, avoir analysé et comparé les différentes méthodes pour la conception de NoC et de MPSoC, nous proposons une procédure automatique et multi-objective pour NoC au niveau TLM (Transaction Level Modeling). Les critères du timing et de surface du niveau RTL sont explorés mais non limités avec des TLM modèles du NoC dans NoCexplorer. Une méthodologie de la programmation linéaire est fournie comme solution au problème de l'organisation et du dimensionnement de eFPGA reconfigurable pour maximiser l'efficacité du NoC. Notre contribution principale est la procédure automatique pour la conception de MPSoC à grande taille basée sur la réutilisation de SSM IP. Basée sur ce principe, une procédure de conception automatique pour des données parallèles et des traitements en pipeline est proposée pour l’application au traitement du signal sur le multiprocesseur avec NoC, utilisant l’application cryptographique au TDES (Triple Data Encryption Standard) comme un exemple. La synthèse de haut niveau est ajoutée à cette procédure pour la génération de hardware accélérateur, qui permet d'étudier le compromis entre la performance et la surface. OCP-IP NoC benchmarks sont exécutés sur notre multiprocesseur de 48 coeurs et de 672 coeurs pour l'évaluation de performance. Tous les travaux réalisés dans cette thèse rendent possible MPSOC explorer, un projet industriel pour l’exploration de MPSoC à grand taille, soutenu par l’Union Européenne et le gouvernement français.

  • Titre traduit

    Automatic design methodology for large scale heterogeneous MPSoC


  • Résumé

    ITRS Semiconductor roadmap projects that hundreds of processors will be needed for future generation multiprocessor system on chip (MPSOC) designs. Current research topics contain modelling of multiprocessors and adequate levels of abstraction (TLM, RTL), performance evaluation and design space exploration, verification and test trough simulation or emulation. Design productivity is one of the most important challenges, which is a relatively new and open research issue. We propose to improve design productivity by raising IP reuse level to small scale multiprocessor (SSM) IP and by combining fast extension techniques for system level design automation in the framework of multi-FPGA emulator. In the thesis, different state-of-art NoC and MPSoC design methodologies are analyzed and compared to better understand the design approaches and to overcome their shortcomings. Then a fully automatic multi-objective design workflow is proposed for network on chip (NoC) at TLM (Transaction Level Modeling) level. The timing and area criteria extracted from RTL level are explored but not limited using the TLM NoC models of NoCexplorer, tool from Arteris. A linear programming methodology is provided as a solution for the organization and dimensioning of eFPGA reconfigurable area to maximize the efficiency of network on chip mapping. The main contribution is the automatic design flow for large scale MPSoC design based on the reuse of SSM IP. Based on it, an automatic design flow is proposed for data parallel and pipelined signal processing applications on multiprocessor with NoC, using cryptographic application TDES (Triple Data Encryption Standard) as an example. High level synthesis tool is used to generate hardware accelerators, which are added to explore the tradeoff in area-performance while still privileging multiprocessor basis for the implementation. OCP-IP NoC benchmarks are executed on the generated 48-core and 672-core multi-processor for performance evaluation. All the work done in this thesis is the basis of “MPSOC explorer”, an ongoing industrial project for large scale MPSoC design exploration supported by European Union and French government.

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La version de soutenance existe sous forme papier

Informations

  • Détails : 1 vol. (42-186 p.)
  • Annexes : Notes bibliogr.

Où se trouve cette thèse ?

  • Bibliothèque : Université Paris-Sud (Orsay, Essonne). Service Commun de la Documentation. Section Sciences.
  • Disponible pour le PEB
  • Cote : 0g ORSAY(2009)282
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