Test et testabilité de structures numériques tolérantes aux fautes

par Julien Vial

Thèse de doctorat en Automatique, traitement du signal et génie informatique

Sous la direction de Serge Pravossoudovitch.

Soutenue en 2009

à Montpellier 2 .


  • Résumé

    Les technologies submicroniques permettent aujourd'hui la réalisation de circuits intégrés regroupant des milliards de transistors sur une même puce. En prenant aussi en compte la miniaturisation croissante des procédés de fabrication et la complexité des nouveaux circuits intégrés (SoC, SiP), il est de plus en plus difficile de réaliser un circuit intégré sans aucun défaut de fabrication. Par conséquent, le rendement de fabrication des circuits diminue et une diminution de plus en plus importante est à craindre pour les prochaines années. Cette tendance est confirmée par l'ITRS (International Technology Roadmap for Semiconductors) [ITR07]. L'objectif de cette thèse est d'étudier la possibilité de réaliser des structures numériques de tolérance aux fautes afin d'augmenter le rendement de fabrication. En effet, bien que ces structures aient été réalisées pour assurer une certaine sureté de fonctionnement lorsque le système est affecté par des fautes apparaissant pendant l'utilisation du circuit, plusieurs d'entre elles ont la capacité de tolérer aussi des défauts de fabrication. Dans ce manuscrit, un état de l'art sur la tolérance aux fautes est réalisé. Puis, une architecture numérique tolérante aux fautes est choisie pour déterminer sa capacité à augmenter le rendement de fabrication. Il s'agit de l'architecture TMR (Triple Modular Redundancy). Une procédure de test permettant d'évaluer sa tolérance aux fautes est décrite. Une amélioration de l'architecture TMR est ensuite proposée. Cette amélioration consiste à partitionner les modules en plusieurs parties indépendantes. Grâce à cela, les architectures TMR sont suffisamment tolérantes aux défauts de fabrication pour pouvoir améliorer le rendement de fabrication. Le dernier chapitre de ce manuscrit concerne l'utilisation d'architectures TMR dans un contexte SoC. Plus le SoC contient de mémoires, plus la réalisation d'architectures TMR permet d'augmenter le rendement.

  • Titre traduit

    Test and Testability of fault tolerant structures


  • Résumé

    The actual trends of microelectronic are an increasing number of transistors into a single chip, a decreasing transistors dimensions and a complexity of IC manufacturing (SoC or SiP). Due to all these reasons, the yield of manufactured circuits is lower and lower. This is also the prediction of ITRS (International Technology Roadmap for Semiconductors) [ITR07]. The goal of this thesis consists in studying fault tolerant architectures to improve the yield. These architectures have been designed to tolerate transient or temporary faults but they can also tolerate manufacturing defects and thus increase the yield. This report begins with a state of the art of fault tolerance. Next, we have focused on the well-known fault tolerant architecture: the TMR (Triple Modular Redundancy). We have analyzed the ability of this architecture to tolerate manufacturing defects and the conditions to improve the yield. A test procedure has been described to measure the fault tolerance of TMR architecture. With the help of partitioning techniques, TMR architectures can be improved a lot and the realization of these architectures can improve the yield. Finally, TMR architectures have been studied in a SoC context.

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Informations

  • Détails : 1 vol. (166 p.)
  • Annexes : Bibliogr. p. 157-162. Annexes

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  • Bibliothèque : Bibliothèque interuniversitaire. Section Sciences.
  • Disponible pour le PEB
  • Cote : TS 2009.MON-254
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