= CMOSFET 3D à multicannaux : fabrication et propriétés électriques

3D multi-channel CMOSFET (MCFET) : fabrication and electrical properties

• Auteur / Autrice : Émilie Bernard
• Direction : Abdelkader Souifi
• Type : Thèse de doctorat
• Discipline(s) : Micro et nano-électronique
• Date : Soutenance en 2009
• Etablissement(s) : Lyon, INSA
• Ecole(s) doctorale(s) : École doctorale Électronique, électrotechnique, automatique (Lyon)
• Partenaire(s) de recherche : Laboratoire : INL - Institut des Nanotechnologies de Lyon, UMR5270 (Rhône) - Laboratoire d'électronique et de technologie de l'information (Grenoble ; 1967-....)

Mots clés

Mots clés contrôlés

Électronique -- Matériaux

Transistors

Circuits intégrés

Électronique industrielle

Résumé

Silicon feature length scaling has been shrinking exponentially since the early 1970’s to improve the performance, integration density and the price of the electronic integrated circuits. However, the conventional transistor on bulk shows its limits in term of miniaturization. To further improve the trade-off between the power dissipation and the gate switch delay of the integrated circuits, several avenues are pursuing : new materials and new transistors structures. The multiple gate architecture is one of the most promising solutions to extend CMOS down to the 22 nm node and beyond. In this context, this work concerns the study, the fabrication and the electrical properties of 3D Multiple Channel CMOS transistors (MCFET). Thanks to their 3D GAA configuration, it is shown that such architectures can meet both the high performance and low power consumption requirements. However, our in-depth electrical characterization and the development of an analytical model, highlight several parameters to cause a deterioration of the MCFET performance. In particular, the series resistances and the parasitic side capacitances are pointed out as the major players of this degradation. Numerical simulations are then used to minimize those two components and maximize the static and dynamic performance of such archietctures. These optimizations are then implemented on silicon thanks to innovation integrations (including internal spacers). Transistors characteristics of the optimized transistors are analysed and discussed down to 50 nm gate length. The performance is compared directly to the high performance and low power consumption state of the art. Finally, a propective study is carried out to-integrate N+ like and P+ like materials in CMCFET architectures for applications necessitating low threshold voltages (RF and low voltage applications)

Depuis le début des années 1970, la réduction des dimensions du transistor a connu une loi exponentielle dans le but d’améliorer les performances, la densité d’intégration et le coût des circuits électroniques intégrés. Ce pendant, le transistor conventionnel sur substrat massif montre ses limites en termes de miniaturisation. Pour continuer d’améliorer le compromis entre la puissance dissipée et le temps de commutation des portes logiques, plusieurs voies sont alors explorées : l’introduction de nouveaux matériaux et de nouvelles architectures. Les transistors à grilles multiples sont considérés comme l’alternative la plus prometteuse pour satisfaire les spécifications des nœuds ultimes. Dans ce contexte, cette thèse porte sur l’étude, la fabrication et les propriétés électriques des transistors MOSFET 3D à Multi-Canaux (MCFET). Grâce à leur configuration 3D à grille enrobante, il est démontré que ces architectures peuvent satisfaire à la fois les spécifications haute performances et basse consommation. Cependant, une caractérisation électrique approfondies et la mise au point d’un modèle analytique, mettent en évidence plusieurs paramètres influençant les performances de ces architectures. En particulier, les résistances d’accès et les capacités parasites de flancs sont pointés comme étant les acteurs majeurs pouvant entraîner une dégradation de performance. Des simulations numériques sont alors utilisées pour minimiser ces deux composants et maximiser les performances statiques et dynamiques de telles architectures. Ces optimisations sont ensuite implantées sur silicium par des stratégies d’intégrations innovantes (dont l’introduction d’espaceurs internes). Les caractéristiques des transistors ainsi optimisés sont alors analysées et discutées jusqu’à des longueurs de grille inférieures à 50 nm. Les performances obtenues sont directement comparées à l’état de l’art des architectures haute performance et basse consommation. Finalement, une étude prospective est menée sur le procédé de co-intégration de deux matériaux N+ et P+ dans les architectures CMCFET pour les applications nécessitant une faible tension de seuil (applications RF et basse tension).