Estimation statistique de la consommation statique des circuits numériques CMOS

• Auteur / Autrice : Carmelo D'Agostino
• Direction : Marc Belleville
• Type : Thèse de doctorat
• Discipline(s) : Micro et nanoélectronique
• Date : Soutenance en 2009
• Etablissement(s) : Grenoble INPG

Mots clés

Mots clés contrôlés

Monte-Carlo, Méthode de

MOS complémentaires

Résumé

Ce travail de thèse se concentre sur l’estimation statistique de la consommation statique des circuits numériques CMOS. Ce sujet se place dans le contexte de l’influence de plus en plus grande des variabilités technologiques sur le comportement des circuits intégrés. La consommation statique est une des paramètres les plus affectés, avec des variations pouvant attendre des facteurs très importants. Une méthodologie d’estimation statistique de ces variations, beaucoup plus précise que l’approche pire cas et plus rapide que de simulation de type Monte Carlo, a été proposée. Cette approche a été comparée à des simulations Monte Carlo pour des circuits de complexité croissante (simple transistors, portes de base, circuits ISCAS) et pour différent nœuds technologiques (90nm, 65nm et 45nm). Une très bonne correspondance est obtenue avec des gains en vitesse de simulation très intéressant.

CMOS devices have been scaled down aggressively in each successive technology generations to achieve higher integration density and performance. However, the increase in leakage current and statistical variation of the manufacturing process parameters has emerged as a serious problem in the nano-scaled circuit design. The goal of this work is to propose an innovative methodology to obtain a time-efficient and accurate estimation of the probability distribution of the leakage current considering statistical variations of process parameters. The proposed methodology can efficiently predict median value, standard deviation, and the shape of the leakage probability distribution. Comparisons to extensive Monte-Carlo simulations of circuits in growing complexity 65 nm, and 45 nm STMicroelectronics CMOS technologies, fully validate the accuracy and the efficiency of the proposed methodology.