Etude des transistors MOS silicium-sur-isolant à grilles multiples tenant en compte de l'ingénierie de la bande interdite et des effets d'auto-échauffement

par Marco Braccioli

Thèse de doctorat en Micro et nano-électronique

Sous la direction de Mireille Mouis et de Claudio Fiegna.

Soutenue en 2009

à Grenoble, INPG en cotutelle avec l'Alma Mater Studiorum Université de Bologne (Italie) .


  • Résumé

    Le travail est focalisé sur la simulation de différentes structures SOI. La première partie du manuscrit concerne la simulation Monte Carlo de transistors SOI double grille avec hétérojonctions entre source/drain et canal. Les simulations ont montré un compromis entre le gain en courant obtenu grâce à une plus grande vitesse des porteurs, et la perte causée par un mauvais contrôle électrostatique. La deuxième partie étude les effets d’ auto-échauffement des transistors SOI en utilisant simulations 3D électro-thermiques. L’auto-échauffement se développe différemment entre différentes structures: la chaleur produite peut être dissipée soit par les contacts, à travers la direction verticale ou entre transistors adjacents. Ensuite on a etudié dispositifs FinFET avec une longueur de grille de 30nm. L’auto-échauffement a été etudié en fonction des paramètres technologiques.


  • Résumé

    This work focuses on the simulation of differents SOI structures. The first part manuscript is about the Monte Carlo simulation of double-gate SOI transistors featuring heterojunctions between the source/drain and the channel. The simulations pointed out a compromise between the gain in terms of provided current obtained by a larger carrier injection velocity, and the detrimental impact due to a bad electrostatic control. The second part concerns the self-heating effects of transistors fabricated in SOI technology, by simulations performed with a commercial tool. Electro-thermal simulations pointed out that self-heating originates by different ways between the different considered structures, because heat generated in the active region can be dissipated both through the contacts, the vertical direction and between adjacent devices. This paths are different for single - or double - gate transistors, of FinFETs. Then, attention has been focused on simulations of FinFET devices, featuring a gate length equal to 30 nm. Self-heating has been studied as a function of different technological parameters : source and drain extension length, buried oxied thickness, distance between adjacent fins, fin height.

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Informations

  • Détails : 1 vol. (148 p.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. 82 réf.

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  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Disponible pour le PEB
  • Cote : TS09/INPG/0051/D
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  • Cote : TS09/INPG/0051
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