Développement d'un nouveau procédé de nettoyage chimique humide pour les surfaces front end des technologies CMOS (45 nm et au-delà) intégrant de nouveaux matériaux

Advanced wet surface preparation development for Front End surfaces on CMOS sub 45 nm technology node integrated new materials.

• Auteur / Autrice : Guillaume Briend
• Direction : Rabah Boukherroub, Pascal Besson, Thierry Salvetat
• Type : Thèse de doctorat
• Discipline(s) : Micro et nanoélectronique
• Date : Soutenance en 2009
• Etablissement(s) : Grenoble INPG

Mots clés

Mots clés contrôlés

MOS complémentaires

Traitements de surface

Résumé

La course à la miniaturisation en microélectronique impose aujourd’hui l’introduction de films métalliques et d’isolants de forte permittivité dans la fabrication des transistors MOS afin d’augmenter leurs performances électriques. Cependant, l’intégration de ces matériaux implique une remise en question totale des procédés de fabrication (dépôt, gravure, nettoyage, …). Ce travail de thèse se focalise plus particulièrement sur les étapes de nettoyage et de préparations de surface Front End autour de l’empilement de grille. Les challenges auxquels doivent faire face ces procédés sont résumés ici. D’une part, des niveaux de retrait de plus en plus élevés sont demandés sur toutes les catégories de contaminant tout en limitant la consommation de matériaux et sans endommager les structures. D’autre part, les procédés se doivent d’être compatibles chimiquement avec ces nouveaux matériaux. Les procédés de nettoyage doivent également s’adapter à une nouvelle configuration d’équipement (monoplaque au lieu de multi-plaques) et ainsi évoluer pour fournir les meilleures performances possibles. C’est pour toutes ces raisons, qu’aujourd’hui fournir un procédé de nettoyage pour les nœuds technologiques CMOS inférieurs à 45nm est un réel challenge.

In microelectronics, the course of miniuaturization imposes the introduction of metal and dielectrics layers in CMOS transistors to improve electrical yields. However, this integration involves a total review of process (thermal treatment, etch, wet steps. . . ). This work particularly focus on Front End cleans steps around the gate. Challenges are following : first, there must remove more and more all types of contamination with minimum materials consumption and without damages on sensitive structures. On the other hand, the process must be chemical compatibility with new materials. There also must be integrated in a new configuration tool (single wafer instead of batch tool). Thus, they must be involved to give best performances. It's why, today, provide an Advanced clean process for CMOS sub-45nm technology node is a real challenge.