Etude et validation de boucles d’asservissement permettant le contrôle avancé des procédés en microélectronique : Application à l’étape d’isolation par tranchées peu profondes en technologie CMOS

par Djaffar Belharet

Thèse de doctorat en Micro-électronique

Sous la direction de Philippe Collot.


  • Résumé

    Ces travaux de cette thèse s'inscrivent dans la thématique du développement de techniques de contrôle avancé des procédés dans l'industrie de la microélectronique. Leur but est la mise en place de boucles d'asservissement permettant d'ajuster les paramètres d'un procédé de fabrication en temps réel. Ces techniques ont été appliquées sur le bloc isolation des circuits de la technologie CMOS. L'utilisation de tranchées d'isolation peu profondes est la solution pour les technologies <0,25µm. L'influence de la morphologie du STI sur la génération des contraintes mécaniques est montrée. Des études statistiques ont permis de démontrer que la dispersion de la hauteur de marche (paramètre critique du module isolation) influence directement une dispersion de la tension de seuil des transistors parasites. Trois boucles de régulation sont proposées afin de réduire la dispersion de la hauteur de marche. L'indicateur électrique choisi pour le suivi des boucles de régulation R2R est la tension de seuil des transistors parasites. Les procédés concernés par ces régulations sont le dépôt CVD à haute densité plasma, le polissage mécano-chimique et la gravure humide. Les modèles physiques des procédés représentent le cœur d'une boucle de régulation et ont été déduis à partir de plans d'expériences.

  • Titre traduit

    A design methodology for integrated components protected from correlation attacks


  • Résumé

    This work belongs to the development of Advanced Process Control (APC) applications in the microelectronics industry. The APC component studied here is the implementation of close regulation loops which can adjust the process parameters in real time. This technique is applied on the isolation module of the CMOS circuits. The shallow trench isolation (STI) is the chosen solution for the technologies below 0. 25 µm. The impact of the STI morphology on the mechanical stress is confirmed and the influence of the STI on the electrical parameters through different correlation analysis is demonstrated. An electrical indicator for the monitoring of the regulation close loop is defined. This parameter is the punch-through voltage of the parasitic transistors. The step height dispersion affects directly the punch-through voltage of the parasitic transistors. In order to reduce this dispersion, we proposed to achieve three regulation closed loops. The processes to be regulated are: the high density plasma CVD deposition, the chemical mechanical polishing and the wet etching. The process models represent the heart of the regulation close loop and have been established from Design Of Experiments (DOE).

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