Développement de nouvelles architectures mémoires non-volatiles robustes

par Jean-René Raguet

Thèse de doctorat en Micro et nano-électronique

Sous la direction de Rachid Bouchakour.


  • Résumé

    Les mémoires non-volatiles à grille flottante connaissent depuis une vingtaine d’années, un succès commercial sans précédent. On retrouve ces mémoires dans quasiment tout les produits électroniques du quotidien à travers le téléphone portable, la carte à puce, les étiquettes sans contact que l’on trouve sur des produits alimentaires, ou bien tout simplement les clés de stockage mémoire USB. Ces dispositifs mémoires sont omniprésents et ne cessent d’évoluer afin de stocker de plus en plus d’information sur une surface de silicium réduite. Cependant, des obstacles technologiques majeurs à la réduction des dimensions du point mémoire apparaissent, liés à la structure même de ces mémoires, mais aussi aux performances demandées. En effet, un secteur en plein développement, à savoir l’automotive, requiert de bonnes performances en fiabilité sous de fortes contraintes thermiques. Dans ce contexte, ce travail de thèse propose de nouvelles structures mémoires à grille flottante intégrables et robustes. Par le mot robuste, on désigne une mémoire ayant de bonnes performances en rétention et en endurance. En premier lieu, nous nous sommes focalisés sur des solutions technologiques permettant d’améliorer les performances en rétention de la cellule EEPROM. Trois modifications du procédé de fabrication de cette cellule sont proposées : l’augmentation de l’épaisseur d’oxyde tunnel, la nitruration de l’oxyde tunnel et l’implantation du Bore dans la grille flottante. Les résultats en rétention obtenus sont intéressants, mais chaque solution engendre quelques difficultés. Dans un deuxième temps, nous avons développé deux structures à base de double grille permettant une surface du point mémoire réduite, de bonnes performances en endurance et des tensions de programmation proche voir moins élevées que la cellule EEPROM. Ces structures ont été modélisées, simulées, intégrées et optimisées sur silicium, puis caractérisées, afin de valider les différents concepts et estimer leurs performances électriques. La dernière partie de ce travail est consacrée au développement d’une cellule mémoire à deux grilles flottantes permettant de stocker trois bits, basée sur des concepts de cellules multi-bits et multi-niveaux. Cette cellule utilise des programmations spécifiques avec un phénomène de décharge des grilles flottantes par effet de pointe et une injection de charges par effet tunnel bande à bande. Ces deux phénomènes ont été étudiés et démontrent de bons résultats électriques.

  • Titre traduit

    Development of non-volatile memory architectures with good reliability


  • Résumé

    The non-volatile floating gate memories have for two decades, an unprecedented commercial success. We find these memories in almost all daily electronic products via the cell phone, smart cards, RFID tags found on food products, or simply the memory sticks. These memory devices are ubiquitous and are in constant evolution to store more information on a small silicon area. However, major technological barriers to reduce the memory size appear related to the structure of these memories, but also the performances required. Indeed, a booming sector, namely the automotive, requires good reliability performances under high heat stress. In this context, this thesis proposes new floating gate memory structures in a standard flow integration and with good reliability. Good reliability means a memory with good retention and endurance performances. First, we focused on technological solutions to improve the retention performances of EEPROM cell. Three modifications in the cell process flow are proposed: the tunnel oxide thickness increase, the injection of nitride in tunnel oxide and the implantation of boron into the floating gate. The retention results obtained are interesting, but each solution creates some problems. In a second step, we have developed two structures based on double gate allowing a reduced memory point area, good endurance performances and programming voltages close to or lower than the EEPROM cell. These structures were simulated, optimized and integrated on silicon, then characterized to validate the concepts and to estimate their electrical performances. The last part of this work is devoted to the development of a memory cell with two floating gates allowing to store three bits, based on multi-bit and multi-levels cells concepts. This cell uses specific programming operations with floating gates discharge phenomenon by a sharp effect and with a charges injection by band to band tunnelling effect. These two phenomena have been studied and prove good electrical results.

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Informations

  • Détails : 1 vol. (189 p.)
  • Annexes : Bibliogr. p. 183-189

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  • Bibliothèque : Université d'Aix-Marseille (Marseille. St Charles). Service commun de la documentation. Bibliothèque universitaire de sciences lettres et sciences humaines.
  • Disponible pour le PEB
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