Synthèse d'architecture multi-modes pour les applications du traitement du signal et de l'image

par Choukataly Caaliph Andriamisaina

Thèse de doctorat en Électronique et informatique industrielle

Sous la direction de Emmanuel Casseau.

Soutenue en 2008

à Lorient .


  • Résumé

    Le marché des télécommunications et du multimédia ne cesse de s’accroître avec une demande de plus en plus forte en fonctionnalité, performance, durée d’autonomie, compacité et faible coût de conception. Ces besoins ont ainsi conduit à des recherches de dispositifs performants, flexibles, compacts et faible consommation. Ainsi, pour avoir un compromis entre la flexibilité et la performance, l’ajout de flexibilité aux architectures matérielles et/ou l’amélioration des performances des architectures logicielles peuvent être envisagés. Cet ajout de flexibilité donne lieu à ce qui est appelé dans la littérature, des architectures multi-modes. Ce type d’architectures est spécialement conçu pour implémenter un ensemble d’applications mutuellement exclusives dans le temps. Les architectures multi-modes sont aussi utilisées pour réduire le surcoût du temps de reconfiguration dans les FPGAs et pour implémenter des accélérateurs de nids de boucles utilisés comme accélérateurs matériels (co-processeurs) ou accélérateurs d’instructions (ASIP). Nous proposons dans cette thèse une méthodologie de conception, basée sur la synthèse de haut niveau (HLS), automatisant la génération d’architectures multi-modes. La synthèse de haut niveau est une technique qui permet une augmentation considérable de la productivité par l’élévation du niveau d’abstraction de la spécification et par l’automatisation de la conception. Dans le contexte de la HLS, nous proposons de modifier les étapes d’allocation, d’ordonnancement et d’assignation dans le but de réduire le coût en surface de l’architecture générée tout en gardant un surcoût en performance et en consommation faible. Pour obtenir une surface totale minimale, nous proposons de diminuer le coût en surface du chemin de données et aussi du contrôleur. La réduction du coût du contrôleur s’obtient grâce à l’augmentation de la similarité des ressources présentes entre les étapes de contrôle des modes. Alors que, la réduction du coût du chemin de données est obtenue grâce essentiellement au partage de ressources entre les modes et à la prise en compte du coût des interconnections lors de ce partage. L'approche que nous proposons a été implémentée dans un environnement de conception dédié à la génération d’architecture multi-modes. Cette suite logicielle s’articule autour des outils : GAUT « Multi-modes », et STARGene « Multi-modes » et permet, en partant d'une description fonctionnelle spécifiée en langage C/C++, d'obtenir automatiquement une architecture multi-modes de niveau transfert de registres décrite en VHDL. Un ensemble d’expériences ont été menés pour mettre en avant l’efficacité de notre approche et les outils associés. De ces expériences, nous avons pu constater qu’avec notre approche, nous arrivions à réduire fortement (jusqu'à 60%) la surface occupée par les différents modes à implémenter tout en ayant un surcoût en performance (en moyenne de 5%) et en consommation (en moyenne de 16%) raisonnable.

  • Titre traduit

    Multi-modes architecture design for digital signal and image processing applications


  • Résumé

    Emerging standards lead an increasing demand for high performance, flexibility and low power of embedded systems. These requirements had led to the research on efficient devices to respect these constraints. To have a good trade-off between flexibility and performance, adding flexibility to dedicated architectures and/or improving software performances can be considered. In the literature, the architectures, which result from the addition of flexibility in dedicated architectures, are named multi-modes architectures. The multi-modes or multi-configurations architectures are specifically designed for a set of time-wise mutually exclusive applications (multi-standard applications). They are also used to reduce the reconfiguration time overhead in FPGAs and to implement loop accelerators. We propose a design methodology, based on the High-Level Synthesis (HLS) technique, dedicated to the multi-modes architectures generation. The high-level synthesis is a technique, which considerably increase the productivity by raising the level of abstraction of the input specification and by automating the design. In the context of HLS, we propose to modify the allocation, scheduling and binding steps in order to reduce the area cost of the generated architecture by limiting the performance and power consumption overhead. In order to obtain an area efficient multi-modes architecture, we propose to reduce the area cost of the datapath and the controller. The controller complexity reduction is obtained by increasing the resources similarity between the control steps of the different modes. Whereas, the datapath complexity reduction is obtained by the resources sharing between the modes, and by the consideration of the interconnections cost during this sharing. This approach was integrated in a design environment, dedicated to the multi-modes architectures generation. This environment is based on different tools: GAUT “Multi-modes”, CDFG2UCOM and STARGene “Multi-modes”. It takes as input a functional description specified in C/C++ language in order to obtain automatically a multi-modes architecture at register transfer level described in VHDL. A set of experiment has been done to show the effectiveness of our approach and its associated high-level synthesis tools. From these experiments, we notice that with our approach, we can greatly reduce (up to 60%) the area occupied by the different modes to implement. With this important area reduction, we also obtain a low performance (average of 5%) and power consumption (average of 16%) overhead.

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Informations

  • Détails : 1 vol. (158 p.)
  • Annexes : Bibliogr. p. 140-155

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