Conception de synthèses de fréquences à 24 GHz à base de diviseurs à mémoires D en technologies silicium avancées

par Olivier Mazouffre

Thèse de doctorat en Sciences physique et de l'ingénieur.Electronique

Sous la direction de Yann Deval et de Hervé Lapuyade.


  • Résumé

    La synthèse de fréquences est une fonction largement utilisée dans les émetteur-récepteurs radios. En général, la fonction synthèse de fréquence est réalisée à l’aide d’une boucle à verrouillage de phase utilisant des diviseurs de fréquence numériques. Cette thèse présente un nouveau type de diviseur de fréquence faisant appel à des mémoires D et son application à la synthèse de fréquences. Ce nouveau diviseur permet de repousser les limites des diviseurs numériques classiques à bascules D, en matière de fréquence maximale de fonctionnement et de consommation, tout en conservant leur souplesse d’utilisation. La première partie de cette thèse présente les techniques usuelles de réalisation des synthèses de fréquence et des diviseurs de fréquences, ainsi que le nouveau diviseur SRO à base de mémoires D, sujet de ces travaux. Une étude détaillée de ce diviseur est réalisée avec un premier modèle utilisant une approche numérique, puis un second plus réaliste faisant appel à une modélisation de type analogique. Cette étude démontre que ce nouveau diviseur SRO est capable de fonctionner à une fréquence plus élevée ou avec une consommation moindre, tout en réalisant les mêmes facteurs de division, que les diviseurs classiques à bascules D. La dernière partie de cette thèse présente plusieurs implémentations en technologies CMOS et BiCMOS de ST Microelectronics du diviseur SRO. En particulier son implémentation dans deux synthétiseurs de fréquences fractionnaires à 24 GHz montre son intérêt de part la réduction significative de consommation obtenue, tout en conservant une structure simple utilisant une surface de silicium réduite


  • Résumé

    Frequency synthesis is almost used in all RF transceivers, where this function is usually achieved by using phase-locked-loop circuits. Most often, the phase-locked-loop includes digital frequency dividers in the feedback that present high power dissipation and low maximum frequency at gigahertz frequencies. This thesis presents a versatile new D latch-based divider that improves these issues and its application to frequency synthesis. The first part presents several frequency synthesis techniques and theirs main characteristics. Then is described various classical frequency dividers and the proposed new D latch-based SRO divider. A detailed study of the SRO divider is presented with two approaches, the digital one and the analogue one. This study demonstrates the benefit of the SRO divider in terms of power dissipation and speed compared with the widely used D flip-flop based dividers. The last part presents several implementations of the SRO divider in CMOS and BiCMOS processes of ST Microelectronics. Particularly, the SRO divider was implemented in two 24 GHz fractional synthesizers, where it demonstrates its interest for reduction of power dissipation while using small silicon area.


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