Evaluation des futures technologies CMOS (Inférieure à 50 nm) au niveau circuit

par Manuel Sellier

Thèse de doctorat en Physique et modélisation des systèmes complexes. Micro et nanoélectronique

Sous la direction de Jean-Michel Portal.

Soutenue en 2008

à Aix-Marseille 1 .


  • Résumé

    L 'objectif de cette étude est de fournir des éléments d 'évaluation des futures technologies CMOS au niveau circuit. Dans ce but, des kits de conception prédictifs sont élaborés. Ces kits reposent sur la modélisation prédictive des futurs dispositifs et des interconnexions, ainsi que sur le paramétrage des outils nécessaires au déroulement d 'un flot digital dans le cadre de futures technologies. Les résultats des évaluations réalisées grâce à ces kits mettent en évidence une augmentation drastique des délais d 'interconnexion laissant augurer d ’importants problèmes d ’ajout de répéteurs pour les futurs circuits. A court terme (32nm), l 'évaluation réalisée dans le cadre d 'un flot digital entièrement prédictif montre que les problèmes posés par les délais d 'interconnexion ne semblent pas encore jouer un rôle important pour les blocs de faible dimension. Concernant la variabilité des dispositifs, qui affecte tout particulièrement les circuits de type mémoires SRAM, une stagnation à des niveaux non acceptables est observée pour les technologies futures. Cependant, a court terme, des solutions consistant a utiliser des dispositifs faiblement dopés sont identifiées. L ’intérêt d ’une nouvelle mémoire SRAM, dont le principe réside dans l ’utilisation de dispositifs faiblement dopés seulement pour les transistors NMOS, est également démontré.


  • Résumé

    The goal of this study is to perform circuit level assessment of future CMOS technologies. To this end, predictive design kits have been made. These kits rely on future devices and interconnect modeling, and on the digital flow tools parameter setting in the framework of future technologies. The results of the evaluations carried out thanks to these kits show a drastic increase of interconnect delays suggesting that there will be an important issue of repeater adding for the future circuits. In the short run (32nm), the evaluation led with the predictive design flow show that the interconnect delay problem do not seem to play an important role for small blocs. Concerning the variability of the devices which affect all particularly circuits such as SRAM memories, stagnation at non acceptable levels is highlighted although solutions consisting in using undoped devices are identified. The worth use of a new SRAM memory consisting of using undoped devices for NMOS transistors only is also shown.

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Informations

  • Détails : 1 vol. (165 p.)
  • Annexes : Bibliographie p. 145-151

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  • Bibliothèque : Université d'Aix-Marseille (Marseille. St Charles). Service commun de la documentation. Bibliothèque universitaire de sciences lettres et sciences humaines.
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