Contribution à l’étude de l’impact des dégradations d’origines électriques et thermiques sur les performances du transistor VDMOS de puissance

par Mohamad Alwan

Thèse de doctorat en Physique. Électronique, optronique et systèmes

Sous la direction de Kaouther Kétata et de Mohamed Zoaeter.

Soutenue en 2007

à Rouen .


  • Résumé

    Les modules d’électronique de puissance sont appelés à être fortement intégrés et poussés aux limites de leurs capacités de fonctionnement. D’autre part, ces modules sont souvent soumis à des environnements thermiques sévères qui peuvent altérer profondément les propriétés des semi-conducteurs, voire même les détruire. La température peut jouer un rôle essentiel dans les mécanismes de dégradation. Ce travail a pour objectif la prise en compte des mécanismes de dégradation dans les composants microélectroniques, de type VDMOS de puissance, sur leurs performances électriques. Une analyse numérique de l’effet de la contrainte thermique sur les caractéristiques statiques et dynamiques du transistor VDMOSFET de puissance a été effectuée. Sous les conditions de la contrainte thermique, nous observons quelques modifications des propriétés physiques et électriques du VDMOS. Nous analysons théoriquement et numériquement, les paramètres responsables de ces modifications. Une expression approximative du coefficient d’ionisation en fonction de la température a été proposée. La tension de claquage et l’extension maximale de la charge d’espace en fonction du dopage et de la température ont été calculées pour une jonction plane abrupte P+N dissymétrique. L’effet de la contrainte thermique sur les caractéristiques dynamiques C(V) a été observé et analysé. Dans un champ étendu de conditions expérimentales, ce travail consiste, par des analyses physiques approfondies et des simulations 2D (Silvaco), à mettre en évidence ces phénomènes de dégradation pouvant causer des défaillances des dispositifs et systèmes microélectroniques à base de VDMOS. Nous avons étudié les contraintes à forts champs électriques (HEFS), à la température en fonctionnement opérationnel, à haute température sous polarisation (BTI) et à cyclage thermique sous polarisation sur la tension de seuil et sur le transfert de charge du VDMOSFET de puissance à canal n. Les caractéristiques du transfert de charge et C-V ont été étudiées durant les contraintes. Nous expliquons les causes principales dues à la dégradation dans le VDMOSFET qui sont les piégeages de charges dans l’oxyde et à l’interface oxyde-silicium induits par des porteurs libres qui ont l’énergie suffisante pour traverser la barrière SiO2/Si.

  • Titre traduit

    Contribution to the study of electrical and thermal degradations impact on the performances of power VDMOS transistor


  • Résumé

    The power electronics modules are required to be strongly integrated and led to their capacity limits of operation. In addition, these modules are often subjected to several thermal environments which can deteriorate the semiconductors properties, and even to destroy them. The temperature can play an essential part in the degradation mechanisms. This work consists to take into account the degradation mechanisms in microelectronics components, like Power VDMOS, on their electric performances. A numerical analysis has been performed to evaluate the thermal stress effect on static and dynamic characteristics of VDMOS power FET’s. Under thermal stress conditions, some modifications of physical and electrical VDMOS properties are observed. We analyse, theoretically and numerically, parameters responsible of these modifications. Approximate expressions of the ionization coefficients and breakdown voltage in terms of temperature are proposed. Non-punch-throughjunction theory is used to express the breakdown voltage and the space charge extension with respect to the impurity concentration and the temperature. The capacitances of the device have been also studied. The effect of the stress on C-V characteristics is observed and analyzed. We notice that the drain-gate, drain-source and gate-source capacitances are shifted due to the degradation of device physical properties versus thermal stress. In a wide field of experimental conditions, we propose, by deepened physical analyses and 2D simulations (Silvaco), to highlight these phenomena of degradation being able to cause failures of the devices and microelectronics systems containing VDMOS. We have studied the effects of High Electric Field Stress (HEFS), thermal operating, Bias Temperature Instability (BTI) and Bias thermal cycling in threshold voltage and gate charge of n-channel Power VDMOSFETs. The gate charge characteristics and C-V capacitance have been investigated during stress. It is shown that the main degradation issues in the Si Power VDMOSFETs are the charge trapping and the trap creation at the interface of the gate dielectric induced by energetic free carriers which have sufficient energy to cross the SiO2/Si barrier.

Consulter en bibliothèque

La version de soutenance existe sous forme papier

Informations

  • Détails : 1 vol. (225-XII p.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr.

Où se trouve cette thèse ?

  • Bibliothèque : Université de Rouen. Service commun de la documentation. Section sciences site Madrillet.
  • Disponible pour le PEB
  • Cote : 07/ROUE/S027(a)
Voir dans le Sudoc, catalogue collectif des bibliothèques de l'enseignement supérieur et de la recherche.