Encapsulation des composants virtuels dans un système sur puce

par Fatma Abbes

Thèse de doctorat en Électronique, informatique industrielle, ingénierie des systèmes informatiques

Sous la direction de Emmanuel Casseau.

Soutenue en 2007

à Lorient .


  • Résumé

    Avec l’augmentation du taux d’intégration qui dépasse actuellement plusieurs centaines de millions de transistors, de nouveaux systèmes sont apparus appelés « système sur puce » ou SoCs. Ces systèmes sont assujettis à de fortes contraintes de conception : délai de mise sur le marché court, support d’applications complexes, coût réduit, etc. Une des solutions à ce défi est l’utilisation de composants prêts appelés IPs ou composants virtuels qui permettent de réduire le temps de développement et de minimiser les erreurs de conception. Ces Ips pouvant être par essence de provenance différente, leur structure de communication n’est pas forcément adaptée au reste du système. Un des problèmes de conception des SoCs est alors d’intégrer facilement et rapidement ces IPs dans le système. Ce travail de thèse porte sur la conception automatique de l’interconnexion entre les composants IPs d’un SoC. Ces travaux ont été menés conjointement dans l’équipe « système sur puce » du laboratoire CES de l’ENIS et le groupe de recherche IP Design du laboratoire L. E. S. T. E. R. Cette thèse propose une approche d’intégration/d’encapsulation d’IPs applicable pour un contexte de simulation et un contexte de synthèse. Elle est basée sur l’instanciation d’une interface de communication générique à l’aide d’une configuration à travers des graphes. Ces graphes modélisent les transferts de données entre le système et l’IP. Cette interface de communication cible les applications orientées flot de données pour un contexte de réutilisation SoC/MPSoC. La réalisation de l’interface de communication consiste alors pour la partie matérielle à instancier le ou les modules d’interface nécessaires, et pour la partie logicielle à générer le pilote de l’interface. Afin d’automatiser cette approche, un outil a été développé. Il permet dans un premier temps de vérifier la compatibilité entre l’IP et le reste du système. Dans un second temps, il permet de générer le code SystemC de l’interface pour le contexte de la simulation, et le code VHDL synthétisable pour la synthèse (avec les pilotes et les fichiers de test nécessaires). Pour l’expertise de cette approche, l’application « synthèse d’image 3D » a été choisie. L’IP considérée est « le produit matriciel ». L’application de notre méthode démontre que l’interface adoptée est indépendante du contexte d’utilisation et que l’approche peut être utilisée pour l’intégration automatique d’IPs.

  • Titre traduit

    IP encapsulation in a system on chip design


  • Résumé

    In order to manage the system-on-a-chip (SoC) increasing complexity, a promising way consists of the reuse concept of preconceived hardware or software blocks. An important aspect of a core’s marketability is its ability to be easily integrated into a SoC since IP must be usable in many different application contexts. Integrating Intellectual Property (IP) components into SoC design requires the use of a hardware/software interface. This PhD thesis deals with interconnection design between IP cores (Intellectual Property) in a System on Chip. This work was undertaken jointly in the team “IP Design” of the L. E. S. T. E. R laboratory of the UBS and the C. E. S Group of ENIS. To increase reuse efficiency, quality and productivity of SoC designs, we propose a design approach for packaging the cycle accurate and bit accurate (CA-BA) interface of hardware IPs. Dataflow application based IP are targeted in a SoC/MPSoC design context. This approach provides an interface modelling considering communication adaptation concepts/context. Graph formalism has been established to specify data traffic considering the cycle accurate behaviour at the IP interface and system requirements. Moreover, the approach is built around two main steps: checking compatibility and interface architecture generation. To realize communication adaptation, both the software part (“driver”) and the hardware part (the interface) are generated. A communication interface architecture generator has been implemented as a CAD tool called GIC. This tool is able to choose and to configure generic interface parameters according to applications constraints and system needs through graphs models. It also generates SystemC code of the specified interface for simulation and synthesisable VHDL code for synthesis. This work has been tested on a multimedia application (“pipeline 3D”). It shows that the adopted interface is independent of the use context and that the approach can be used for automating IPs integration.

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Informations

  • Détails : 1 vol. (145 p.)
  • Annexes : Bibliogr. p. 137-144

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  • Bibliothèque : Université de Bretagne-Sud (Lorient). Bibliothèque universitaire.
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