Caractérisation, modélisation, conception pour des applications analogiques grande surface dans la technologie transistors en couches minces en silicium polycristallin (TFT Poly-Si)

par Cédric Rechatin

Thèse de doctorat en Électronique

Sous la direction de Nacer Abouchi.

Soutenue en 2007

à Villeurbanne, INSA .


  • Résumé

    L’objectif de ce travail est d’étudier le potentiel de la technologie des transistors en couches minces à base de silicium polycristallin (TFT Poly-Si) pour la conception de circuits analogiques. Le gain en mobilité par rapport à la technologie amorphe (TFT a-Si), permet l’intégration directement sur la dalle en verre de nouvelles fonctionnalités pour obtenir des systèmes à fortes valeurs ajoutées. Les travaux ont porté sur la caractérisation et la modélisation des transistors en vue d’une conception analogique. Un accent particulier a été mis sur la modélisation de l’erreur d’appariement dans cette technologie. Puis nous avons présenté une nouvelle architecture pour une application de capteur d’empreintes capacitif. Elle est basée sur un traitement parallèle des données et est parfaitement adaptée aux contraintes de la technologie. Elle permet notamment de simplifier le pixel et de compenser la tension de décalage aléatoire de l’amplificateur de charges.

  • Titre traduit

    Characterization, modeling, design on polycrystalline silicon thin film transistors technology for large area electronics applications


  • Résumé

    The purpose of this work is to investigate the potential of Polysilicon Thin Film Transistors technology (Poly-Si TFT) for analog circuits design. The higher carrier mobility compared to amorphous silicon TFT allows the integration of various functional circuits on a single glass substrate, thus resulting in high value added systems. This work has been focused on the characterization and modeling of TFT Poly-Si transistors in order to design analog circuits. A new method for mismatch modeling has been exposed. Then a novel architecture for capacitive fingerprint sensor has been presented. This architecture based on column-parallel architecture is used for pixel simplification and for offset voltage cancellation of column charge amplifier.

Consulter en bibliothèque

La version de soutenance existe sous forme papier

Informations

  • Détails : 1 vol. (135 p.)
  • Annexes : Références bibliographiques en fin de chapitre

Où se trouve cette thèse ?

  • Bibliothèque : Institut national des sciences appliquées (Villeurbanne, Rhône). Service Commun de la Documentation Doc'INSA.
  • Disponible pour le PEB
  • Cote : C.83(3292)
Voir dans le Sudoc, catalogue collectif des bibliothèques de l'enseignement supérieur et de la recherche.