Génération Automatique de circuits durcis aux rayonnements au niveau transistor

par Cristiano Lazzari

Thèse de doctorat en Micro et nano-électronique

Sous la direction de Lorena Anghel et de Ricardo Reis.

Soutenue en 2007

à Grenoble, INPG .

    mots clés mots clés


  • Résumé

    Les technologies submicroniques ont inséré des nouveaux défis dans le projet de circuits intégrés à cause de la réduction des géométries, la réduction de la tension d'alimentation, l'augmentation de la fréquence et la densité élevée de la logique. Cette thèse est divisée dans deux contributions principales. La première contribution est liée à l'élaboration d'une nouvelle méthodologie capable de produire des circuits optimisés en ce qui concerne le retard et la puissance. On propose un nouvel flou de conception dans lequel le circuit est optimisé au niveau transistor. La deuxième contribution de cette thèse est reliée avec le développement des techniques pour les circuits durcis aux rayonnements. La technique Code Word State Preserving (CWSP) est utilisé pour appliquer la redondance dans les bascules. On propose aussi une nouvelle méthodologie dans lequel la taille de transistor est dimmensioné pour l'atténuation de faute type Single Event Transient. La méthode de sizing est basée sur un modèle analytique.


  • Résumé

    Deep submicron technologies have increased the challenges in circuit designs due to geometry shrinking, power supply reduction, frequency increasing and high logic density. One of the goals of this thesis is to develop EDA tools able to cope with these DSM challenges. This thesis is divided in two major contributions. The first contribution is related to the development of a new methodology able to generate optimized circuits in respect to timing and power consumption. A new design flow is proposed in which the circuit is optimized at transistor level. The second contribution of this thesis is related with the development of techniques for radiation-hardened circuits. The Code Word State Preserving technique is used to apply timing redundancy into latches and flipflops. Further, a new transistor sizing methodology for Single Event Transient attenuation is proposed. The sizing method is based on an analytic model. The model considers independently pull-up and pull-down blocks.

Consulter en bibliothèque

La version de soutenance existe sous forme papier

Informations

  • Détails : 1 vol. (141 p.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p. 105 à 114

Où se trouve cette thèse ?

  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Disponible pour le PEB
  • Cote : TS07/INPG/0170/D
  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Disponible sous forme de reproduction pour le PEB
  • Cote : TS07/INPG/0170
Voir dans le Sudoc, catalogue collectif des bibliothèques de l'enseignement supérieur et de la recherche.