Bruit électrique basse fréquence dans les architectures SOI innovantes

par Leily Zafari

Thèse de doctorat en Micro et nano-électronique

Sous la direction de Jalal Jomaah.

Soutenue en 2007

à Grenoble, INPG .


  • Résumé

    La technologie Silicium-Sur-Isolant (SOI) a montré ses potentiels dans la poursuite de la miniaturisation des dispositifs CMOS. L'analyse du bruit électrique basse fréquence pour les architectures SOI avancées constitue l'objectif principal de ce travail. Les différentes structures ont tout d'abord été introduites, ainsi que leurs principales caractéristiques et spécificités. L'impact de la réduction d'échelle sur les effets 'body' flottant est mis en évidence et analysé en détail. Le bruit électrique et les différentes sources de bruit internes aux composants MaS sont ensuite présentés. Une attention toute particulière est portée au bruit en l/f dont la source est attribuée aux fluctuations du nombre de porteurs, corrélées ou pas avec les fluctuations de la mobilité. L'impact de la réduction de dimension des dispositifs sur le comportement en bruit des effets 'body' flottant dans l'architecture Partiellement Désertée a été mis en évidence. Dans les transistors à film mince, i. E. Complètement Déserté et Double Grille, l'impact de l'épaisseur de film de silicium ainsi que la qualité de l'interface arrière est analysé. A l'aide des mesures de bruit basse fréquence, un modèle analytique à été proposé pour le profil de pièges dans les empilements de grille avec une couche de HfDz. La contribution de l'interface BOX/substrat au bruit total du dispositif a été étudiée par des simulations numériques.


  • Résumé

    SOI technology is a promising candidate for meeting the requirements ofminiaturization of devices. The studies carried out during this thesis are principally concentrated on the analysis of low frequency noise in advanced SOI architectures. First of all, different structures and their specifications are presented. The floating body effects in short channel devices are then analysed. Low frequency noise, as well as its principal sources in MaS devices is explained thereafter. The l/fnoise, the main subject ofthese studies, is attributed to the carrier number fluctuations with or without the correlation ofmobility fluctuations. The noise behaviour of Partially Depleted transistors with short channel is examined c1osely. Ln thin film structures, such as Fully Depleted and Double Gate devices, the influence of the film thiclmess and the back interface quality is verified and discussed through numerical simulations. An analytical model for the trap profile in gate stacks with an HfDz layer is proposed and validated taking into account the low frequency measurements. The substrate/BOX noise contribution is studied via numerical simulations.

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Informations

  • Détails : 1 vol. (146 p.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. 190 réf.

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  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Disponible pour le PEB
  • Cote : TS07/INPG/0152/D
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  • Cote : TS07/INPG/0152
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