Conception de circuits en logique ternaire : de la caractérisation au niveau transistor à la modélisation architecturale

Design of circuits in ternary logic : from characterization on the transistor level to architectural modeling

• Auteur / Autrice : Ékué Kinvi-Boh
• Direction : Olivier Sentieys
• Type : Thèse de doctorat
• Discipline(s) : Traitement du signal et télécommunications
• Date : Soutenance en 2006
• Etablissement(s) : Rennes 1

Mots clés

Mots clés contrôlés

Composés semiconducteurs

Microélectronique

Circuits logiques

Formes ternaires

Résumé

Ce travail de thèse s'intègre dans le cadre de la conception de nouvelles architectures basées sur le principe de la logique à valeurs multiples (MVL). Les avantages potentiels de telles architectures peuvent permettre une meilleure exploitation du domaine électrique disponible, une réduction du nombre d'interconnexions dans le circuit et un packaging réduit. L'objectif visé est donc de valider en testant des circuits ternaires fabriqués, de nouveaux concepts dits SUS-LOC (Supplementary Symmetrical Logic Circuit) qui permettent la conception de circuits en logique ternaire et qui sont basés sur l'utilisation de transistors MOSFET à enrichissement et à appauvrissement. Pour cela, la mise en place d'une méthodologie et des outils de conception propres à la logique ternaire et aux concepts SUS-LOC, est nécessaire. Ainsi, notre méthodologie de conception développée spécifiquement aux circuits ternaires en se basant sur de nouveaux outils de conception, a permis de valider les concepts SUS-LOC, ce qui ouvre la voie à la conception de systèmes électroniques en logique ternaire basés sur ces concepts.