Conception de circuits de synthèse de fréquence fractionnaire multi-standards sur technologie SOI

par Lionel Geynet

Thèse de doctorat en Électronique

Sous la direction de Gilles Jacquemod.

  • Titre traduit

    Design of multi-standards frequency synthesizers integrated circuits in SOI technology


  • Résumé

    L’objectif de cette thèse est de démontrer l’intérêt et l’apport de la technologie SOI 130nm pour des applications de synthèse de fréquence multi-standards. Il s’agit de couvrir les cinq principaux standards de télécommunication, à savoir le GSM, GPS, DCS, Bluetooth, et WLAN, avec un seul générateur de fréquence. L’oscillateur contrôlé en tension (OCT) est l’élément critique des boucles à verrouillage de phase. Ses performances en terme de variation de fréquence, de bruit de phase et de réjection de tension d ‘alimentation sont déterminantes pour une bonne synthèse de fréquence. L’approche de ce travail a été de type « bottom up ». Tout d’abord, des oscillateurs simple bande à des fréquences de 3. 6GHz et 5. 7GHz ont été réalisés et mesurés afin de démontrer l’apport du SOI pour ce type de circuit radio-fréquence. Les résonateurs commutés ont ensuite été caractérisés pour être finalement intégrés dans des oscillateurs contrôlé en tension multi-bande permettant de couvrir tous les standards ciblés. La réalisation d’OCT n’a de sens que s’ils sont ensuite intégrés dans une synthèse de fréquence complète. Une modélisation complète de ces oscillateurs et de la boucle à verrouillage de phase a donc été réalisée en utilisant Matlab et ADMS de façon à valider cette architecture multi-standards. Une synthèse de fréquence fractionnaire est apparue la plus adaptée à cette application. Cette boucle à verrouillage de phase fractionnaire a finalement été implémentée afin de démontrer la fonctionnalité de cette fonction et l’apport capital du SOI dans ce type d’application radiofréquence.


  • Résumé

    The purpose of this study is to demonstrate the interest of the 130nm SOI technology for multi-standard synthesizer used for wireless applications. The most commonly standards found in telecommunication have to be covered by this architecture with only one VCO, GSM, GPS, DCS, Bluetooth, WLAN. The VCO is the critical building block in the frequency synthesizer. Its performance, in terms of phase noise, tuning range or supply voltage rejection are very important in order to realise a good phase locked loop (PLL). A “bottom-up” methodology was used to investigate this subject. Our approach was to design two VCOs, one at 5. 2GHz and another one at 3. 6GHz, to characterize phase noise performance and the influence of body bias. Different switched LC tanks have been realised in the purpose of being integrated in multi-band VCOs. The fabrication of VCO has a real interest only if it’s introduced in a PLL. The second part of this work was therefore to create a model of these VCOs and realise a complete behavioural modelling of a multi-standard PLL using Matlab and VHDL_AMS. The fractional-N PLL which has lots of advantages for these applications, was the chosen architecture. This circuit has been implemented in order to validate the functionality and the great interest of SOI technology for multi-standard wireless applications.

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Informations

  • Détails : 1 vol. (viii-148 p.)
  • Annexes : Bibliogr. 139-148. Résumé en anglais

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  • Bibliothèque : Université Nice Sophia Antipolis. Service commun de la documentation. Section Sciences.
  • Non disponible pour le PEB
  • Cote : 06NICE4089
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