Etude des effets des contraintes mécaniques induites par les procédés de fabrication sur le comportement électrique des transistors CMOS des noeuds technologiques 65nm et en deça

par Claude Ortolland

Thèse de doctorat en Dispositifs de l'électronique intégrée

Sous la direction de Alain Poncet.

Soutenue en 2006

à Villeurbanne, INSA .


  • Résumé

    La densité des dispositifs dans les circuits intégrés n'a cessé d'augmenter exponentiellement depuis les années 1970, mais il devient de plus en plus difficile de réduire davantage certains des paramètres. Le silicium, base de la technologie CMOS, est connu pour être un matériau piezorésitif. On peut donc améliorer les performances des dispositifs à l'aide des contraintes mécaniques. Cette thèse vise à étudier dans le détail comment les techniques de fabrication induisant des contraintes mécaniques modifient le comportement électrique des transistors, et ceci pour les générations CMOS 65nm et en deça. La compréhension des mécanismes physiques, et la résolution des problèmes d'intégration technologique ont été les motivations principales, qui s’est concentrée sur trois techniques génératrices des contraintes : l’isolation par tranchées, le dépôt des couches d’arrêt de la gravure des contacts, et la mémorisation des contraintes du matériau de grille. Nous nous sommes également intéressés à l'influence de l'orientation du cristal. L'impact de ces procédés induisant des contraintes sur les dispositifs a donc été évalué en fonction des paramètres matériaux et des dimensions des transistors.


  • Résumé

    The device density in the integrated circuits did not cease increasing exponentially since the years 1970, but it becomes increasingly difficult to further reduce some of the parameters. Silicon, at the base of technology CMOS, is known to be a piezoresitive material. Device performances can be improved using mechanical strain. It is in this context that this thesis aims at studying in detail how process induces strain to modify devices electric behavior, and this for the 65nm CMOS technology node and below. Understanding the physical mechanisms and resolving the technological integration were the principal motivations of this study, which concentrated on the three most commonly used strain techniques: Shallow Trench Isolation, deposition of Contact Etch Stop Layer, and Stress Memorization Technique in gate material. So, this thesis has contributed to further understanding the impact of Process Induced Strain on devices as a function of material properties and transistor layouts.

Consulter en bibliothèque

La version de soutenance existe sous forme papier

Informations

  • Détails : 1 vol. (218 p.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p. [205]-216. Glossaire

Où se trouve cette thèse ?

  • Bibliothèque : Institut national des sciences appliquées (Villeurbanne, Rhône). Service Commun de la Documentation Doc'INSA.
  • Disponible pour le PEB
  • Cote : C.83(3128)
Voir dans le Sudoc, catalogue collectif des bibliothèques de l'enseignement supérieur et de la recherche.