Caractérisation électrique de transistors MOS à grille enrobante pour les technologies CMOS sub-45nm

par Antoine Cros

Thèse de doctorat en Micro et nano-électronique

Sous la direction de Gérard Ghibaudo et de Hugues Brut.

Soutenue en 2006

à Grenoble, INPG .


  • Résumé

    Les transistors à grilles multiples sur film mince, et parmi eux le transistor à grille enrobante, permettent de réduire les dimensions des transistors MOS en dessous du nœud technologique 45nm, grâce à leur sensibilité plus faible que les transistors sur substrat massif aux effets de canaux courts. Cette thèse a pour but l'étude et le développement des méthodes caractérisation et d'extraction des paramètres électriques, appliquée à l'amélioration technologique de ce dispositif. En particulier, nous étudions la dépendance des paramètres technologiques et dimensionnels du transistor aux effets de canaux courts, aux fluctuations et à l'auto-échauffement. Nous observons également une chute de la mobilité sur les transistors à faible longueur de grille, attribuée à des défauts neutres. Enfin, nous analysons les composantes de la résistance d'accès grâce à une modélisation analytique et une technique d'extraction de la résistance d'accès en fonction de la tension de grille originale.


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  • Titre traduit

    Electrical characterization of gate-all-around MOS transistors for sub-45nm CMOS technologies


  • Résumé

    The thin-film multi-gate transistors, and especially the Gate-AII-Around transistor, allow to reduce the dimensions of the MOS transistor beyond the 45nm technological node, thanks to a reduced sensibility to the short channel effects, in comparison with the bulk transistor. This thesis aims at studying and developing characterisation and electrical parameter extraction techniques, with application to the technological improvement of the device. Ln particular, we study the impact of the technological and dimensional parameters on the short channel effects, the fluctuations and the self-heating effect. We also observe the mobility degradation on the short gate length transistors, attributed to neutral defects. Finally, we analyse the access resistance thanks to a an analytical model and an original extraction method of the acces resistance dependence on gate bias.

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Informations

  • Détails : 1 vol. (259 p.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p. 247-257

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  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Non disponible pour le PEB
  • Cote : TS06/INPG/0133
  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Disponible pour le PEB
  • Cote : TS06/INPG/0133/D
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