Modélisation de réseau de communication flexible pour les systèmes monopuces

par Lorenzo Pieralisi

Thèse de doctorat en Micro et nano-électronique

Sous la direction de Ahmed Amine Jerraya et de Marcello Coppola.

Soutenue en 2006

à Grenoble, INPG .


  • Résumé

    Les systèmes monopuce deviennent de plus en plus complexes, intégrant composants à la fois logiciels et matériels dans le but de procurer una capacité de calcul croissante aux applications embarquées. L'interconnexion des composants devient un élément crucial de la conception ; le concept de réseau sur puce s'impose comme élément de communication pour les architectures d'interconnexion des systèmes de la prochaine génération. Les principales contributions de cette thèse sont représentées par : (1) le développement d'un simulateur de réseaux sur puce complet, (2) l'intégration de plusieurs environnements de simulation hétérogènes et (3) une connaissance complète des concepts sous-jacents aux réseaux sur puce qui a apporté une contribution importante au développement de STNoC, la nouvelle technologie d'interconnexion développée au sein de STMicroelectronics. L'environnement de modélisation réalisé a été utilisé pour l'étude de deux systèmes monopuce réels développés par STMicroelectronics orientés vers la télévision numérique à très haute définition (HDTV).


  • Pas de résumé disponible.

  • Titre traduit

    Modeling flexible networks on-chip


  • Résumé

    The Multi-Processors Systems on a chip (MPSoC) era is bringing about many new challenges for systems design in terms of computation and communication subsystems complexity. Interconnection systems became a pivotal component of the overall design, providing designers with advanced communication features such as split transactions, atomic operations and security adds-on. Momentum is building behind Networks on-chip (NoC) as future on-chip interconnection technology. Networks on-chip role is about to take over shared busses whose scalability properties are already a major bottleneck for system design. Modeling of on-chip network is an exacting work ; networks models must be fast, accurate and they have to sport standard interfaces. The main contributions of this work to networks on-chip design and implementation are : (1) the development of a brand new, full-fledged network on-chip simulator based on OCCN, an open-source framework for NoC modeling developed within sourceforge available at http://occn. Sourceforge. Net, (2) the successful integration of heterogeneous simulation environments in extremely complex platforms used to benchmark real STMicroelectronics SoCs and (3) thorough understanding and contribution to the design of STNoC, the new interconnection technology developed within AST Grenoble lab of STMicroelectronics for future generation systems. The modeling environment has been used to benchmark two STMicroelectronics systems on-chip for High Definition digital Television (HDTV).

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Informations

  • Détails : 1 vol. (xvi-188 p.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p. [182]-188

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  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Non disponible pour le PEB
  • Cote : TS06/INPG/0061
  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Disponible pour le PEB
  • Cote : TS06/INPG/0061/D
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