Etude de l'effet d'histoire et optimisation des circuits logiques en technologie SOI partiellement désertée 130 et 65nm

par Vincent Liot

Thèse de doctorat en Optique, optoélectronique et micro-ondes

Sous la direction de Jean-Michel Fournier et de Philippe Flatresse.

Soutenue en 2006

à Grenoble, INPG .


  • Résumé

    L'objectif de ce travail est de répondre aux problématiques de conception liées à l'effet d'histoire dans les technologies CMOS/SOI partiellement désertées 0. 131. 1m et 65nm. Une étude approfondie a permis de mettre en évidence les limitations des méthodes classiquement utilisées pour caractériser l'impact de cet effet d'histoire sur les temps de propagation des portes. A partir des méthodologies d'initialisation de la charge du substrat flottant développées dans ce mémoire, un outil dédié à la caractérisation industrielle des bibliothèques de cellules standard a été développé. Cet outil permet d'obtenir, en seulement deux simulations, une estimation des cas de propagation les plus lents et les plus rapides, incluant la dispersion en régime aléatoire. Les résultats obtenus par cet outil confèrent aux circuits synthétisés une robustesse optimale à l'effet d'histoire tout en garantissant une dégradation négligeable des performances. Enfin les principaux facteurs de gain de cette technologie sont évalués pour les nœuds 130nm et 65nm.


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  • Titre traduit

    Study of the history effect and optimization of digital circuits in 130 and 65nm partially depleted SOI technologies


  • Résumé

    The purpose of this work is to adress the design issues induced by the history effect in 0. 131. 1m and 65nm partially depleted SOI technolgies. A detailled study of the history effect demonstrates the limitations of classical methodoligies used to characterize gates propagation delays. A specifie computer-aided design tool, based on a smart transistor initialisation technique, is proposed for industrial PD-SOI standard cells libraries characterization. This solution allows to completely characterise worst and best cases propagation delays of an n-input gate with only two simulations, including the dispersion caused by a random behavior. This method allows to avoid timing errors in large-scale PD-SOI circuits with a negligible cost in term of performance. Moreover, the impact of the history effect on circuits performances and the main advantages of the PD-SOI technologies are discussed.

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Informations

  • Détails : 1 vol. (166 p.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p. 157-163

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  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Non disponible pour le PEB
  • Cote : TS06/INPG/0019
  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Disponible pour le PEB
  • Cote : TS06/INPG/0019/D
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