Méthode de validation globale pour les systèmes monopuces

par Frédéric Hunsinger

Thèse de doctorat en Micro et nano-électronique

Sous la direction de Ahmed Amine Jerraya et de Sébastien François.

Soutenue en 2006

à Grenoble, INPG .


  • Résumé

    Les technologies actuelles permettent l'integration de nombreux composants sur une seule puce. Ces systemes appeles systemes monopuce (soc) sont un assemblage heterogene de composants logiciels el materiels. La pression pour la qualite et les delais de mise sur le marche font de la validation de ces systemes un point cle (70% du temps de conception). La verification de l'integration des socs, realisee par simulation, consiste a valider les fonctionnalites des composants et leurs interconnexions dans li systeme. Elle est couramment effectuee par l'execution de programmes logiciels sur les processeurs embarques. Ces programmes sont generalement conÇus a bas niveau (assembleur, c) ce qui rend difficil la realisation de scenarii de test complexes necessitant des mecanismes de synchronisation sophistiques. De plus, leur utilisation n'est pas suffisante pour effectuer la validation complete d'un systeme. Ainsi, les contributions permettant d'accelerer la validation sont: (1) la definition d'une methodologie de validation utilisant plusieurs techniques de verification adressant les problemes specifiques aux socs; (2) la definition d'une nouvelle methode de verification de l'integration s'appuyan sur des programmes de test logiciel de haut niveau reposant sur un systeme d'exploitation. Cette methode a ete validee sur un systeme monopuce industriel destine aux applications de television numerique haute definition.


  • Pas de résumé disponible.

  • Titre traduit

    Global validation method for system on chip


  • Résumé

    Actual technologies facilitate integration of many components onto a single chip. These systems called system on chip (soc) are a heterogeneous assembl y of hardware and software components. As quality and time to market constraints of socs increase, validation becomes the key point (70% of the overall design process). Verification of the integration is done through simulation and consists to check component functionalities and interconnections ln the system. It is often achieved by executing software programs on the embedded processors. Programs are generall y designed at low level (assembl y, c) which makes difficul t to design complex test scenarios that need sophisticated synchronisation schemes. Furthermore, their use does not enable performing the complete system validation. The main contributions of this work for accelerating validation are: (1) the definition of a validation methodology using different verification techniques targeting specific soc issues; (2) the definition of a new verification method of the integration based on high level software test programs using an operating system. This method was validated on an industrial soc aimed at high definition television applications

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Informations

  • Détails : 1 vol. (159 p.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p. 145-147

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  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Non disponible pour le PEB
  • Cote : TS06/INPG/0017
  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Disponible pour le PEB
  • Cote : TS06/INPG/0017/D
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