Algorithme de partitionnement appliqué aux systèmes dynamiquement reconfigurables en télécommunications

par Daniel Cardoso de Souza

Thèse de doctorat en Électronique et communications

Soutenue en 2006

à Paris, ENST en cotutelle avec l'Universidade federal de Campina Grande, Brasil .


  • Résumé

    Cette thèse a pour but de proposer un algorithme de partitionnement matériel/logiciel optimisé. On travaille sur l’hypothèse que quelques caractéristiques spécifiques à certains algorithmes déjà publiés puissent être combinées de façon avantageuse, menant à l’amélioration d’un algorithme de partitionnement de base et, par conséquence, des systèmes hétérogènes générés par cet algorithme. L'ensemble d’optimisations proposées pour être réalisées dans ce nouvel algorithme consiste en : généralisation des architectures-cible candidates avec l’ajout de FPGA’s pour le partitionnement, considération précise des coûts et puissances des fonctions allouées en matériel, ordonnancement de systèmes au matériel dynamiquement reconfigurable, et prise en compte de plusieurs alternatives d’implémentation d’un noeud d’application dans un même processeur. Ces optimisations sont implémentées en versions successives de l’algorithme de partitionnement proposé, lesquelles sont testées avec deux applications de traitement du signal. Les résultats du partitionnement démontrent l’effet de chaque optimisation sur la qualité du système hétérogène obtenu.

  • Titre traduit

    Partitioning algorithm applied to dynamically reconfigurable systems in telecommunications


  • Résumé

    This work’s goal is to propose an optimized hardware/software partitioning algorithm. We work on the hypothesis that some specific features of certain published algorithms can be advantageously combined for the improvement of a base partitioning algorithm, and of its generated heterogeneous systems. The set of optimizations proposed for the achievement of this new algorithm encompass : generalization of candidate target architectures with the inclusion of FPGA’s for the partitioning, precise consideration of functions’ implementation costs and power consumptions in hardware, manipulation of systems with dynamically reconfigurable hardware, and consideration of multiple implementation alternatives for an application node in a given processor. These optimizations are implemented in successive versions of the proposed partitioning algorithm, which are tested with two signal processing applications. The partitioning results demonstrate the effect of each optimization on the achieved heterogeneous system quality.

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Informations

  • Détails : 1 vol. (125 p.)
  • Notes : Publication autorisée par le jury
  • Annexes : 59 réf. bibliogr. Résumé étendu en français

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  • Disponible pour le PEB
  • Cote : 5.2243 CARD
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