Intégration de transistors haute tension en technologie CMOS 0,13 µm pour la gestion d'énergie des systèmes portables

par Carloman Grelu

Thèse de doctorat en Microélectronique. Dispositifs de l'électronique intégrée

Sous la direction de Carole Plossu.

Soutenue en 2005

à Lyon, INSA .


  • Résumé

    Les systèmes portables requièrent le développement de composants switch haute tension (20 V) plus performants et moins coûteux. Dans ce contexte, de nouvelles architectures de composants Drift-MOSFET ont été intégrées dans une technologie CMOS 0. 13 m. Ces composants, destinés à remplacer les Diffused-MOSFET couramment utilisés pour les applications switch, sont en effet moins coûteux à la fabrication. A partir d'une étude théorique sur l'origine des pertes de puissance, différentes architectures de Drift-MOSFET, visant à minimiser les pertes par commutation et par effet Joule, ont été implémentées. Les optimisations technologiques mises en œuvre consistent principalement en la réduction de la longueur de canal et de la zone de recouvrement grille-drain ainsi qu'à l'ajout d'une seconde grille (grille dummy) au-dessus du drain. Un modèle petit signal de la capacité de grille en fonctionnement switch, permettant de linéariser l'expression de la capacité moyenne Cgg en fonction du rapport tension de charge sur tension de commande Vdd/Vgg, a été développé. Ce modèle, couplé à la mise en oeuvre d'une technique expérimentale de mesure de la capacité aussi proche que possible du fonctionnement en circuit, permet de comparer les performances des différentes architectures en mettant en évidence l'impact de l'effet Miller sur les pertes par commutation. Les différents résultats expérimentaux montrent que certaines versions de Drift-MOSFET présentent des performances comparables aux DMOS. La version avec la grille dummy permet d'obtenir de meilleures performances, et plus particulièrement une très faible sensibilité à l'effet Miller. Cette étude permet de faire un bilan des architectures potentielles pour les applications switch 20 V et met en évidence l'impact grandissant de l'effet Miller dans les technologies futures ; l'intérêt potentiel du DriftMOSFET à grille dummy est ainsi souligné.

  • Titre traduit

    = Integration of high voltage transistors in a 0. 13 micrometer CMOS technology dedicated to power management of mobile applications


  • Résumé

    Mobile applications require to develop high voltage (20 V) switching devices with higher performances in combination with the lowest cost as possible. In this context, due to their lower fabrication cost, new Drift-MOSFET architectures were integrated into a 0. 13 µm CMOS technology, to replace the commonly used Diffused-MOSFETs. Based on results from a theoretical analysis on power losses in switching applications, several Drift-MOSFET releases were implemented to reduce both switching and heat's Joule losses. Main technological improvements consist of reducing both channel and gate to drain overlap lengths and of finally adding a dummy gate above the drain. These evolutions enable to reduce the linear resistance Ron and the average gate capacitance Cgg, which are respectively accountable to heat’s Joule losses and switching losses. We developed a small signal model for the gate capacitance in switching mode to express the average gate capacitance Cgg as a function of control drain (Vdd) and gate (Vgg) biases. The final expression of Cgg is linearly dependent of Vdd/Vgg ratio. By coupling this model to a specific measurement protocol, as close as possible of real operating conditions, we can easier compare devices performances taking into account Miller effect impact on switching losses. Results reveal that some Drift-MOSFETs releases present comparable performances to DMOS in addition to a more cost effective. The dummy gated Drift-MOSFET release presents best performances than DMOS and especially a very low Miller effect sensitivity. This study enables to do the statement of the different competitors for 20 V switching applications and to underline the necessity to take into account Miller effect for future technologies with lower command gate biases Vgg and then higher Vdd/Vgg ratios.

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Informations

  • Détails : 1 vol. (151 p.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p. 147-150. Publications de l'auteur p. 145

Où se trouve cette thèse ?

  • Bibliothèque : Institut national des sciences appliquées (Villeurbanne, Rhône). Service Commun de la Documentation Doc'INSA.
  • Disponible pour le PEB
  • Cote : C.83(3011)
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