Contribution à la conception de circuits intégrés sécurisés : l'alternative asynchrone

par Ghislain Fraidy Bouesse

Thèse de doctorat en Micro-électronique

Sous la direction de Marc Renaudin et de Gilles Sicard.

Soutenue en 2005

à Grenoble, INPG .

    mots clés mots clés


  • Résumé

    Ce travail de thèse s'intègre dans le cadre du développement de nouvelles techniques de protection des circuits intégrés face aux attaques par analyse de courant en exploitant les propriétés de la logique asynchrone. En effet, ces attaques qui exploitent les faiblesses d'implémentation matérielle des composants cryptographiques pour retrouver des informations secrètes, sont parmi les attaques non intrusives les plus efficaces et les plus faciles à mettre en œuvre. Ainsi, nous proposons dans ces travaux l'utilisation de la logique asynchrone Quasi Insensible aux Délais (QDI) pour sécuriser les circuits intégrés contre ce type d'attaques. Les propriétés de la logique QDI apparaissent particulièrement intéressantes pour sécuriser l'implémentation des circuits intégrés car elles permettent de contrôler finement l'activité électrique. Le travail a porté dans un premier temps sur l'évaluation de la résistance des circuits asynchrones QDI. Les résultats obtenus montrent une nette amélioration du niveau de sécurité d'un circuit asynchrone par rapport à son équivalent synchrone, et permettent également d'identifier les limites de cette approche. Nous avons développé dans ces travaux, une méthode d'analyse formelle afin d'évaluer la sensibilité de la logique asynchrone QDI et présentons par la suite, de nouvelles contre-mesures exploitant la topologie de ces circuits. Cette étude a ainsi conduit à spécifier de nouvelles méthodologies de conception de circuits asynchrones sécurisés dans le but de pouvoir les intégrer dans la méthodologie automatisée TAST (TIMA Asynchronous Synthesis Tools).


  • Pas de résumé disponible.

  • Titre traduit

    Contribution to secure design of integrated circuits : the asynchronous alternative


  • Résumé

    This work is focused on the development of new design techniques for protecting integrated circuits against power analysis attacks by exploiting the properties of asynchronous logic. In fact, among non intrusive attacks which exploit the hardware weaknesses of cryptographic devices for retrieving confidential information, the power analysis attacks are the most efficient and the easiest to implement. In this work the countermeasures developed are based on Quasi Delay Insensitive asynchronous logic (QDI) and focused on the protection of integrated circuits against power analysis attacks. The properties of the QDI asynchronous logic are particularly interesting for securing an implementation because it enables the designer to precisely control the current activity. The work was first concentrated on the evaluation of the resistance of asynchronous logic to DPA. The results obtained demonstrate the potentiality of the QDI properties to improving chips' security compared to synchronous logic, and enable us to identify some limits of this approach. We propose a formal analysis to evaluate the sensitivity of QDI asynchronous logic to power analysis and then present new countermeasures that exploit the QDI logic topology. These studies lead to the specification of a new design methodology for implementing secure asynchronous chips which will be integrated in the TAST framework, TIMA Asynchronous Synthesis Tools.

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Informations

  • Détails : 1 vol. (XII-178 p.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p. 168-178

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  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Non disponible pour le PEB
  • Cote : TS05/INPG/0155
  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Disponible pour le PEB
  • Cote : TS05/INPG/0155/D
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