Étude, réalisation et caractérisation de transistors silicium sur isolant complètement désertés de longueur de grille inférieure à 25 nm

Theoretical analysis, fabrication, and caracterisation of fully depleted silicon on insulator transistors with gate length down to 25 nm

• Auteur / Autrice : Jérôme Lolivier
• Direction : Francis Balestra, Simon Deleonibus
• Type : Thèse de doctorat
• Discipline(s) : Micro et nanoélectronique
• Date : Soutenance en 2005
• Etablissement(s) : Grenoble INPG

Résumé

La réduction d’échelle des transistors MOSFET se poursuit à un rythme effréné. Cependant, une alternative doit être trouvée aux dispositifs sur silicium massif qui montrent certaines limitations. Les dispositifs Complètement Désertés sur substrat SOI sont des candidats potentiels. L’objectif de ce travail est l’étude théorique, la réalisation en salle blanche et la caractérisation électrique de ces transistors, afin de montrer leur intérêt mais aussi leurs limites. Le premier chapitre est consacré à l’étude théorique par simulations quantiques des dispositifs Simple et Double Grille. Pour diminuer les résistances d’accès, la métallisation des source/drain est envisagée : une modélisation du contact métal-semiconducteur est réalisée. La réalisation technologique des briques de base est analysée dans le deuxième chapitre : par exemple la lithographie et la gravure de grilles allant jusqu’à 10nm , l’épitaxie des source/drain ; des transistors SOI complètement désertés avec des longueurs de grille descendant jusqu’à 10nm ont été fabriqués avec succès. Les résultats de caractérisation électrique de ces transistors, mais aussi de transistors à double grille sont exposés dans le dernier chapitre ; enfin, une étude à basse température met en évidence les limites en terme de transport des dispositifs les plus courts (transport balistique, effet tunnel entre la source et le drain notamment).

MOSFET scaling down is continuing faster and faster. However bulk device show some limitations and new devices have to be carefully studied. Among them Fully Depleted SOI are promising candidates. The goal of that work is the theoretical study, the clean-room fabrication and the electrical characterization of these devices, in order to demonstrate their relevance but also their limitations. The first chapter is dedicated to the theoretical study performed thanks to quantum simulations of Single and Double Gate devices. In order to decrease the access resistance, metal source and drain are considered: the metal-semiconductor contact is modelled. The clean room fabrication of intermediate items such as gate lithography and etching down to 10nm, raised source/drain epitaxy are summarised in the second chapter: Single gate SOI Fully Depleted transistors with gate length down to 10nm are successfully fabricated. Electrical results of such devices and also Double Gate devices are summarised in the last chapter: finally low temperature measurements are putting into evidence transport limitations of ultra-short devices (ballistic transport and source-drain tunnelling particularly). .