Tenue en énergie de structures LDMOS avancées de puissance intégrée dans les domaines temporels de la nanoseconde à la milliseconde

par Patrice Besse

Thèse de doctorat en Électronique

Sous la direction de Nicolas Nolhier.

Soutenue en 2004

à Toulouse 3 .


  • Résumé

    Ce mémoire traite de la tenue aux décharges électrostatiques (ESD) et inductives de transistors de puissance LDMOS, réalisés dans des technologies BiCMOS. Des simulations physiques bidimensionnelles, corrélées avec des analyses de défaillances et des résultats de mesures ont permis d'établir et de valider les mécanismes électriques de défaillance du transistor LDMOS. Des règles de dessin sont données pour améliorer sa robustesse face aux ESD, pour différentes polarisations de sa grille. Ces règles n'engendrent aucune modification technologique et ne dégradent pas les caractéristiques électriques du transistor de puissance en régime de fonctionnement normal. Une étude approfondie de structures de protection vis-à-vis des ESD a été menée. Ces structures associées en parallèle avec le transistor LDMOS permettent d'atteindre des niveaux de robustesse plus élevés. Une gamme de structures bipolaires a été conçue, et leur optimisation a porté, sur la surface, la tension de déclenchement variable (12V à 60V) et leur robustesse (> 2,6V HBM/ µm² ). Ces structures peuvent être aussi avantageusement utilisées pour la protection du transistor contre les décharges inductives. Des solutions d'intégration de ces structures de protection au sein du composant de puissance ont été proposées. Différents brevets industriels ont été déposés et finalisent cette étude.

  • Titre traduit

    ESD capability of advanced LDMOS structures for integrated power from the nanosecond to the millisecond time range


  • Résumé

    This thesis deals with the electrostatic (ESD) and inductive discharge capability of a LDMOS power transistor, designed under BiCMOS technology. Physical and bidimensional simulations were correlated with failure analyses to validate electrical mechanisms that lead to the transistor destruction. Design guidelines were provided to increase its ESD robustness, considering various gate biasing conditions. These rules do not impact the transistor electrical characteristics during a normal operating mode. A detailed study of ESD protection structures was lead. These structures were associated in parallel with the LDMOS transistor to reach a higher level of robustness. A range of structures has been developed. Their improvement was performed taking into account the surface, the triggering voltage (12V to 60V) and the robustness (> 2. 6V HBM / µm²). These structures can be cleverly used to protect the transistor against inductive discharges. Solutions were described to integrate these structures inside the power transistor. Various patents have been filed and finalize this study.

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Informations

  • Détails : 1 vol. (158 p.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p. 152-156

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  • Bibliothèque : Université Paul Sabatier. Bibliothèque universitaire de sciences.
  • Disponible pour le PEB
  • Cote : 2004TOU30297
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