Exploration de l'espace de conception des architectures reconfigurables

par Lilian Bossuet

Thèse de doctorat en Électronique et informatique industrielle

Sous la direction de Jean-Luc Philippe.

Soutenue en 2004

à Lorient .


  • Résumé

    Les travaux présentés dans cette thèse concernent l’exploration de l’espace de conception des architectures reconfigurables pour des applications orientées traitement intensif à partir d'un haut niveau d’abstraction (niveau système). Longtemps les concepteurs de systèmes n’avaient que deux choix de réalisation ; l’utilisation de processeurs et/ou de circuits dédiées (ASIC). Depuis quelques années une troisième possibilité est apparue ; les circuits reconfigurables. Les circuits FPGA sont aujourd’hui les principaux circuits reconfigurables disponibles sur le marché. Si ils ont longtemps été utilisés uniquement pour le prototypage des ASIC, ils sont aujourd’hui en mesure de fournir une solution efficace à la réalisation matérielle d’applications dans de nombreux domaines. Néanmoins, ces circuits souffrent encore d’un certain nombre d’handicaps, entre autres leur granularité fine de traitement et leur réseau dense de routage. Aussi, de nombreux laboratoires académiques et industriels ont mis en place des travaux pour définir de nouveaux concepts d'architectures reconfigurables. Ces nouveaux concepts ont élargi la vision des FPGA, en augmentent la granularité des traitements, en modifiant les topologies et ressources de routages, en augmentant l’hétérogénéité des architectures ainsi que leur hiérarchie. De ce fait, les architectures reconfigurables constituent aujourd’hui une solution efficace pour répondre au challenge des systèmes sur puces. Cependant les architectures reconfigurables dans leur ensemble sont pénalisées par un manque d’outils de conception indispensables à tous les niveaux du flot de conception. Dans ce mémoire, nous proposons une méthode d’exploration de l’espace architecturale de conception afin de converger rapidement vers la définition d'une architecture efficace pour une application donnée. Cette méthode intervient très tôt dans le flot de conception, ainsi dès les premières phases de spécification de l’application, les concepteurs peuvent définir une architecture adaptée pour leurs applications. Notre méthode s’appuie principalement sur l’estimation de la répartition des communications dans l’architecture ainsi que sur le taux d’utilisation des ressources de l’architecture. Ces métriques permettent en effet d’orienter le processus d'exploration afin de minimiser la consommation de puissance de l’architecture puisque cette dernière est directement corélée au deux métriques précédentes. Ces travaux ont conduit au développement d'un outil qui s'inscrit dans un environnement logiciel plus large developpé au LESTER ; Design Trotter. Nous avons appliqué notre méthode d’exploration architecturale à des applications du traitement des images et de la cryptographie. Les résultats obtenus montre que notre méthode permet de converger rapidement vers une architecture efficace en ce qui concerne la consommation de puissance. De plus le concepteur obtient de nombreuses informations sur l’architecture reconfigurable en adéquation avec l’application développée. Enfin, nos travaux nous ont permis de mettre en évidence des styles d’architectures reconfigurables adaptés à des domaines d’applications, tel que le traitement des images ou la cryptographie.

  • Titre traduit

    Design space exploration for reconfigurable architectures


  • Résumé

    During many years, the designers just had two possibilities to design embedded systems; microprocessors and/or application specific integrated circuits (ASIC). Nevertheless, a new possibility has appeared lately, the reconfigurable circuits. Field Programmable Gate Array (FPGA) is the most famous version of these circuits. Today, FPGA capacities and speed are large enough to offer an interesting solution for application implementation. However, FPGA is characterized by a fine grain architecture, which leads to a tremendous number of routing elements to connect together the computation resources (typically LUT). Hence, this kind of architecture offers a very large flexibility but its performance is reduced due to the communication overhead (latency and power consumption). Actually, to propose more efficient reconfigurable circuits many academic and industrial laboratories work to improve the reconfigurable architecture concept (flexibility and high performances). Mainly, the new concept is coarse grain architectures. These architectures are characterized by an improvement of the routing resources, and an increase of the architecture heterogeneity and hierarchy. Thanks to these improvements, reconfigurable architectures are becoming very attractive and efficient solutions to meet with system on chip challenges in a near future (e. G. Software radio and security applications). Nevertheless, reconfigurable architectures have an important lack of tools at all design levels. Designers are then faced to the difficult task of designing their target reconfigurable architectures, which is a critical issue since it can strongly affect the final system performances. To help them in that task, it is necessary to develop tools that enable to perform an efficient design space exploration. With such tools, designers could improve synergy between application and architecture and then choose the best one for their application. In this thesis, we propose a design space exploration method for reconfigurable architectures dedicated to data intensive applications. The design space exploration takes place at the first stages of the design flow before any architectural definition. Indeed, an algorithmic description of the application is considered (subset of the C language). The designer can define quickly an efficient reconfigurable architecture. This method is mainly based on communication analysis. The aim is to provide an efficient repartition of communications within the architecture to minimize their overhead. For that purpose a hierarchical distribution is considered to improve communication locality. Architecture resources are also analyzed to increase their utilization rate. To provide this information a suited specification graph has been defined (ACG, Average Communication Graph) as a functional model to describe the architecture. Synergy values are provided to the designers thanks to an estimation tool, which has been developed during this thesis. The integration of this tool within the CoDesign Tool, Design Trotter, permits to perform a thorough application and architectural exploration from an algorithmic specification. According to the results of this work, we have shown that it is possible to define efficient dedicated reconfigurable architectures for specific application domains. This specialization of reconfigurable architecture is a condition to meet with in order to define high performance and flexible architectures.

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Informations

  • Détails : 230 p.
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p. 215 -227

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