Drac : un système de contrôle d'exécution pour multiprocesseur à mémoire partagée

par Mauricio Aronne Pillon

Thèse de doctorat en Informatique

Sous la direction de Brigitte Plateau et de Olivier Richard.

Soutenue en 2004

à Grenoble, INPG .

    mots clés mots clés


  • Résumé

    Les besoins continus en puissance de calcul restent un moteur important dans l'évolution des technologies des ordinateurs. Dans le domaine scientifique, par exemple, on trouve facilement des applications capables d'épuiser la puissance de calcul même sur des machines parmi les plus récentes. Dans le cas specifique des machines parallèles, nous nous intéressons au problème de performances des machines multiprocesseurs à mémoire partagée. Le rapport entre les capacités de la hiérarchie mémoire et la vitesse des processeurs est à l'origine d'un des problèmes de performances fondamentaux. On parle de contention ou de goulot d'étranglement mémoire afin de signifier que la saturation de l'accès à la partie haute de la hiérarchie mémoire est responsable d'une baisse de performances. La technologie de la fabrication des processeurs évolue en effet généralement plus rapidement que celle de la mémoire centrale. L'interconnexion entre la mémoire centrale et les processeurs est un des points cruciaux dans l'architecture des multiprocesseurs, en effet ce point est fréquent. Dans ce contexte, nous proposons l'utilisation des compteurs matériels en tant qu'élément d'un système de contrôle permettant de modifier l'ordonnancement de l'exécution des processus en présence d'une contention. La politique de contrôle retenue consiste à maximiser le rendement de la machine. Le contrôle d'exécution des processus est basé sur l'estimation des performances via l'observation de l'utilisation mémoire. Ce mécanisme d'estimation est l'issue d'une étude sur l'impact des capacités des hiérarchies mémoires sur les performances des multiprocesseurs.


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  • Titre traduit

    DRAC: Adaptative Control System for Shared Memory Multiprocessor


  • Résumé

    The impact of memory hierarchy on the multiprocessor performance is well known. As the technological development of processors is much faster than the one of memories, it has become a widely studied bottleneck. A strong relation between the slow-down on multiprocessor architecture and memory pressure has been identified. Adaptive control system approach can be used to prevent apparition of bottlenecks. This kind of system are based on sensors and actors that implement the mechanism of control. This study intends to identify the relationship between performance slow-down and memory pressure, using hardware performance counters. Based on this relationship, we propose an adaptive control system that improves the efficiency of load balancing among the computer resources. The DRAC system, our adaptive control system, observes the access requests on the memory bus. It then adapts its user-level scheduling strategy to maximize the resource utilization.

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Informations

  • Détails : xvi-151 p.
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p. 143-151

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  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Non disponible pour le PEB
  • Cote : TS04/INPG/0114
  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Disponible pour le PEB
  • Cote : TS04/INPG/0114/D
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