Modélisation, simulation et vérification de circuits numériques asynchrones dans le standard SystemC v2. 0. 1

par Antoine Sirianni

Thèse de doctorat en Micro et nano-électronique

Sous la direction de Marc Renaudin et de Laurent Fesquet.

Soutenue en 2004

à Grenoble, INPG .

    mots clés mots clés


  • Résumé

    Suivant les recommandations de l'ITRS 2003, il convient de s'intéresser aux circuits numériques asynchrones pour préparer l'avenir de la conception des circuits numériques. Sur le plan théorique, nous établissons le théorème de l'insensibilité aux délais des circuits numériques asynchrones. Pour spécifier un circuit numérique asynchrone par un programme faisant abstraction des délais, il faut et il suffit que le circuit vérifie trois propriétés fondamentales, que nous appelons propriétés d'insensibilité aux délais, persistance, sûreté et vivacité. Sur le plan pratique, nous choisissons le standard SystemC v2. 0. 1 de conception de systèmes numériques pour élaborer le premier modèle de circuits numériques asynchrones instrumenté pour la vérification des propriétés d'insensibilité aux délais intégré dans un standard de conception de systèmes numériques. Nous mettons ce modèle en œuvre sur des exemples de taille réduite, mais significatifs, avant d'élargir la perspective.


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  • Titre traduit

    Modeling, simulating and verifying asynchronous digital circuits in SystemC v2. 0. 1 standard


  • Résumé

    ITRS 2003 forecasts importance of asynchronous digital design style growth with digital system complexity increase and technology shrinking. From a theoretical perspective, discrete event systems encompass asynchronous digital circuits. A necessary and sufficient condition to abstract delays from an asynchronous digital circuit specification is the guarantee of delay insensitive properties, namely persistence, safety and liveness. From a practical perspective, SystemC v2. 0. 1 digital system design standard is targeted and adapted to support asynchronous digital circuits modeling and simulation, including delay insensitive properties verification. The model is validated on small but significant examples. Finally, perspective opens out. First, a finer theoretical study should be lead. Second, SystemC v2. 0. 1 standard should evolve to integrate asynchronous discrete event systems semantics. Third, the model of asynchronous digital circuits based on SystemC v2. 0. 1 should be improved. At last, asynchronous digital design flow based on SystemC v2. 0. 1 should be completed with formal verification, circuit synthesis and test.

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Informations

  • Détails : 182 p.
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p. 131-134

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  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Non disponible pour le PEB
  • Cote : TS04/INPG/0049
  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Disponible pour le PEB
  • Cote : TS04/INPG/0049/D
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