Validation de spécifications de circuits asynchrones : méthodes et outils

par Menouer Boubekeur

Thèse de doctorat en Informatique

Sous la direction de Dominique Borrione.

Soutenue en 2004

à l'Université Joseph Fourier (Grenoble) .

    mots clés mots clés


  • Résumé

    La conception asynchrone vise à répondre aux problèmes de plus en plus complexes rencontrés par les concepteurs de circuits synchrones. Les circuits asynchrones, contrairement aux circuits synchrones, ne sont pas commandé par une horloge globale. Même de taille moyenne, ils peuvent montrer un comportement complexe, du à l'explosion combinatoire dans la chronologie des évènements qui peuvent se produire. Il est ainsi essentiel d'appliquer des méthodes rigoureuses de conception et de validation. Ce travail de thèse traite de l'analyse et de la validation automatique des spécifications de circuits asynchrones écrites en langue CHP, avant leur synthèse avec le flot de conception asynchrone tast, développé par le groupe CIS de Tima. Deux approches sont proposées. La première consiste à adapter la vérification symbolique de modèles, initialement dédiée aux circuits synchrones, pour la vérification des circuits asynchrones. Les spécifications de circuits sont alors traduites dans un modèle en VHDL peuso-synchrone et ensuite vérifiées par des outils industriels de vérification symbolique de modèles. Dans la deuxième approche, la sémantique de CHP, initialement donnée en termes de réseaux de Petri, est reformulée en termes de systèmes de transitions étiquetées étendus (STEE). Les spécifications de circuits sont alors validées par des méthodes énumératives de vérification de modèles. Pour augmenter les performances de l'approche énumérative et faire face au problème d'explosion d'états, nous avons développé et implémenté un certain nombre de techniques automatiques de réduction et d'abstraction.


  • Pas de résumé disponible.

  • Titre traduit

    Validation of asynchronous circuits specifications : methods and tools


  • Résumé

    Asynchronous designs aim at answering the increasingly complex problems (clock distribution, energy, modularity) encountered by the synchronous circuits designers. Asynchronous circuits, contrary to the synchronous circuits, are not ordered by a global clock. Even medium size asynchronous circuits may display a complex behavior, due to the combinational explosion in the chronology of events that may happen. It is thus essential to apply rigorous design and validation methods. This thesis work addresses the analysis and the automatic validation of asynchronous specifications written in the CHP, prior to their synthesis with the tast asynchronous design flow developed by the cis group of TIMA. Two approaches are proposed. In the first approach use symbolic model checking and pseudo-synchronous modeling, to perform property checking on RTL designs. The approach consisted in translating the Petri net, interpreted as a finite state machine, as a pseudo-synchronous VHDL descritpion, which can then be input to industrial symbolic model checking software. In the second approach, CHP semantics, initially given in terms of Petri nets, are reformulated as extended labeled transition systems (ELTS). Circuit specifications are then validated using enumerative model checking tools to increase the performances of the enumerative approach and avoid the state explosion problem, we have developed and implemented several automatic reduction and abstraction techniques.

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Informations

  • Détails : 137 p.
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p. 129-137

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  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Non disponible pour le PEB
  • Cote : TS04/GRE1/0114
  • Bibliothèque : Service interétablissements de Documentation (Saint-Martin d'Hères, Isère). Bibliothèque universitaire de Sciences.
  • Disponible pour le PEB
  • Cote : TS04/GRE1/0114/D
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