Définition et conception d'une nouvelle génération de rétines programmables

par Abdallah Nshare

Thèse de doctorat en Physique

Sous la direction de Antoine Dupret.

Soutenue en 2002

à Paris 11 , en partenariat avec Université de Paris-Sud. Faculté des Sciences d'Orsay (Essonne) (autre partenaire) .


  • Résumé

    Dans ce manuscrit, nous présentons une nouvelle approche d'architecture de traitement d'image. L'analyse de circuits de vision, en particulier les rétines artificielles, montre une mauvaise répartition des opérateurs de traitement d'images bas niveau. Malgré une vingtaine d'année de recherche dans ce domaine, cet aspect a conduit à des circuits de faible résolution intégrant des opérateurs figés et très peu programmables. Il nous a paru indispensable de trouver un nouveau compromis entre versatilité et parallélisme. Nous avons donc proposé une nouvelle architecture de rétine artificielle destinée à rééquilibrer les performances des circuits de vision. Notre approche consiste à déplacer l'ensemble des fonctions généralement intégrées autour du capteur à l'extérieur de la matrice d'acquisition. Ainsi, ils sont désormais partagés par un ensemble de pixels, et les traitements sont alors effectués séquentiellement. Cette architecture se traduit par une matrice de capteurs associée à une colonne de processeurs mixte analogique-numérique. Pour cela, nous avons conçu un processeur mixte original. Il devient ainsi possible d'exécuter in situ une large classe d'algorithmes de traitement d'image. Pour valider cette approche, nous avons réalisé en technologie CMOS 0. 6[mu]m une rétine artificielle comprenant une matrice de 16x16 pixels associé à une colonne de 16 processeurs. Ce premier circuit a permis de valider l'architecture et les cellules analogiques. Des traitements tels que la détection de mouvement ou de contours ont été programmés. La vitesse de traitement obtenue permet d'envisager des applications temps réel pour des rétines de haute résolution (256x256). Pour étendre le champ d'algorithmes réalisable, nous avons apporté des modifications à l'architecture de base. Ces modifications ont permis d'augmenter la précision des calculs analogiques, la vitesse de traitement et de réduire la surface du pixel. Nous conçu un deuxième circuit qui intègre ces modifications.


  • Résumé

    In this manuscript, we present a new approach of architecture for image processing. The analysis of vision chips, in particular the artificial retinas, shows a bad distribution of the operators of low level images processing. In spite of about twenty year of researches in this domain, this aspect led to circuits of poor resolution integrating operators that have a low flexibility and a very poor programmability. It seemed to us indispensable to find a new compromise between versatility and parallelism. We so proposed a new architecture of artificial retina intended to improve the balance between the computing speed and the flexibilty of vision chips. Our approach consists in moving the set of functions that are generally integrated nearby the sensor, outside of the array of sensors. So, in our approach, the operators are henceforth shared by a set of pixels, and processing is then sequentially performed. This architecture is implemented by an array of sensors associated to a column of processors operating in an malogue-digital mixed mode. For it, we conceived an original mixed processor. It becomes if possible to perform sequences of calculations implementing in situ a wide class of image processing algorithms. To validate this approach, we realized an artificial retina in a 0. 6 [mu]m CMOS technology. This circuit comprises an array of 16x16 pixels associated to a column of 16 processors. This first circuit allowed to validate the architecture and the analogue cells. Processings such as the motion detection or edges detection were programmed. The obtained speed of processing allows to envisage real-time applications for retinas of high resolution (256x256). To widen the practicable field of algorithms, we brought modifications to the basic architecture. These modifications allowed to increase the preciseness of analogue calculations, the speed of processing and to reduce the area of the pixel. We conceived a second circuit which integrates these modifications.

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Informations

  • Détails : 1 vol. (165 p.)
  • Notes : Publication autorisée par le jury
  • Annexes : Bibliogr. p.157-165.

Où se trouve cette thèse ?

  • Bibliothèque : Université Paris-Sud (Orsay, Essonne). Service Commun de la Documentation. Section Sciences.
  • Disponible pour le PEB
  • Cote : M/Wg ORSA(2002)155
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